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システム LSI におけるクロック信号線上の故障に対する検査法β診断法の開発

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研究課題番号 KAKENHI-PROJECT-22500048
研究種目 基盤研究(C)
研究分野 総合・新領域系
総合領域
情報学
計算機システム・ネットワーク
研究機関 愛媛大学
代表研究者 樋上 喜信
研究分担者 高橋 寛
研究期間 開始年月日 2010/4/1
研究期間 終了年度 2012
研究ステータス 完了 (2012/4/1)
配分額(合計) 3,250,000 (直接経費 :2,500,000、間接経費 :750,000)
配分額(履歴) 2012年度:650,000 (直接経費 :500,000、間接経費 :150,000)
2011年度:1,560,000 (直接経費 :1,200,000、間接経費 :360,000)
2010年度:1,040,000 (直接経費 :800,000、間接経費 :240,000)
キーワード ディペンダブルコンピューティング
論理回路の故障検査
LSIの故障診断
故障検査
システムLSI
クロック信号線
遅延故障
テストパターン生成
LSIの設計・テスト
故障診断
論理回路

研究成果

[雑誌論文] Diagnosis for Bridging Faults on Clock Lines

Y. Higami, H. Takahashi, S. Kobayashi and K. Saluja 2012

[雑誌論文] Generation of Diagnostic Tests for Transition Faults Using a Stuck-at ATPG Tool

Y. Higami, H. Takahashi, S. Kobayashi and K. Saluja 2012

[雑誌論文] Diagnosis of Bridging Faults at Gated Clock Lines

Y. Higami, H. Takahashi, S. Kobayashi and K. Saluja 2012

[雑誌論文] Diagnosis for Bridging Faults on Clock Lines

Yoshinobu Higami 2012

[雑誌論文] Generation of Diagnostic Tests for Transition Faults Using a Stuck-at ATPG Tool

Yoshinobu Higami 2012

[雑誌論文] Diagnosis of Bridging Faults at Gated Clock Lines

Yoshinobu Higami 2012

[雑誌論文] Fault Simulation and Test Generation for Clock Delay Faults

Y.Higami, H.Takahashi, S.Kobayashi, K.K.Saluja 2011

[雑誌論文] Enhancement of Clock Delay Faults Testing

Y. Higami, H. Takahashi, S. Kobayashi and K. Saluja 2011

[雑誌論文] Fault Simulation and Test Generation for Clock Delay Faults

Y. Higami, H. Takahashi, S. Kobayashi and K. Saluja 2011

[雑誌論文] On Detecting Transition Faults in the Presence of Clock Delay Faults

Y. Higami, H. Takahashi, S. Kobayashi and K. Saluja 2011

[学会発表] FTC 研究会

樋上喜信,高橋寛,小林真也,Kewal K. Saluja 2010

[学会発表] クロック信号線の遅延故障に対するテスト生成について

樋上喜信, 高橋寛, 小林真也, Kewal K.Saluja 2010