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遅延付加・検出回路を組み込んだ遅延故障検査容易化回路の設計と評価

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研究課題番号 KAKENHI-PROJECT-24500067
研究種目 基盤研究(C)
研究分野 総合・新領域系
総合領域
情報学
計算機システム・ネットワーク
研究機関 徳島大学
代表研究者 四柳 浩之
研究期間 開始年月日 2012/4/1
研究期間 終了年度 2014
研究ステータス 完了 (2014/4/1)
配分額（合計） 4,940,000 (直接経費 :3,800,000、間接経費 :1,140,000)
配分額（履歴） 2014年度：1,560,000 (直接経費 :1,200,000、間接経費 :360,000)
2013年度：1,300,000 (直接経費 :1,000,000、間接経費 :300,000)
2012年度：2,080,000 (直接経費 :1,600,000、間接経費 :480,000)
キーワード VLSIの検査技術
検査容易化設計
遅延故障
テスト生成
VLSI
ディペンダブル・コンピューティング
LSIテスト
ＶＬＳＩの検査技術

研究成果

[学会発表] On Multiple Path Testability of Delay Fault Design-for-testability Circuit

Ryosuke Mori, Hiroyuki Yotsuyanagi, Masaki Hashizume 2015

[学会発表] On Generating Test Patterns for Time-to-digital Converter Embedded in Boundary-scan

Keigo Hamada, Hiroyuki Yotsuyanagi, Masaki Hashizume 2015

[学会発表] Design-for-testability circuit for delay faults in sequential circuits

Hiroyuki Yotsuyanagi 2015

[学会発表] Delay Line Embedded in Boundary Scan for Testing TSVs

Hiroyuki Yotsuyanagi, Hiroki Sakurai, Masaki Hashizume 2014

[学会発表] TDC組込み型バウンダリスキャン回路を用いた実測によるタイミング余裕の検証

櫻井 浩希, 四柳 浩之, 橋爪 正樹 2014

[学会発表] 遅延故障検査容易化設計用タイミング余裕計測回路の提案

濱田 圭吾, 四柳 浩之, 橋爪 正樹 2014

[学会発表] 順序回路におけるパスの微小遅延故障を測定する遅延付加回路設計

石場 隆之, 四柳 浩之, 橋爪 正樹 2014

[学会発表] 隣接TSVを考慮したTSV遅延故障検出法について

四柳 浩之 2013

[学会発表] Time-to-Digital Converter Embedded in Boundary-Scan Circuit and Its Application to 3D IC Testing

Hiroki Sakurai, Hiroyuki Yotsuyanagi, Masanori Nakamura, Masaki Hashizume 2013

[雑誌論文] On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan

Hiroyuki Yotsuyanagi, Hiroyuki Makimoto, Takanobu Nimiya, Masaki Hashizume 2013

[学会発表] TDCを組み込んだバウンダリスキャンを用いる複数パスの遅延検査について

四柳浩之 2012

[学会発表] 遅延故障検査容易化設計におけるSTAを用いる必要付加遅延量の導出

四柳 浩之 2012

[学会発表] TDC組込み型バウンダリスキャン回路による遅延検出能力評価

櫻井 浩希, 四柳 浩之, 橋爪 正樹

[学会発表] TDC組込み型バウンダリスキャン回路による実測実験評価

櫻井 浩希, 四柳 浩之, 橋爪 正樹

[学会発表] TDC組込み型バウンダリスキャンを用いる製造ばらつきを考慮した遅延故障検査法

二宮 孝暢, 四柳 浩之, 橋爪 正樹

[学会発表] 遅延故障検査容易化回路を用いた複数経路の同時検査可能性調査

池地 大輔, 四柳 浩之, 橋爪 正樹