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四柳浩之

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2024年11月22日更新

職名: 准教授
電話: 088-656-9183
電子メール: yanagi4@ee.tokushima-u.ac.jp
学歴: 1993/3: 大阪大学工学部応用物理学科卒業
1995/3: 大阪大学大学院工学研究科応用物理学専攻博士前期課程修了
1998/3: 大阪大学大学院工学研究科応用物理学専攻博士後期課程修了
学位: 博士(工学) (大阪大学) (1998年3月)
職歴・経歴: 1998/4: 徳島大学助手，工学部電気電子工学科
2003/12: 徳島大学講師，工学部電気電子工学科
2005/6: 徳島大学助教授，工学部電気電子工学科

専門分野・研究分野: 計算機工学 (Computer Engineering)

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2024年11月22日更新

専門分野・研究分野: 計算機工学 (Computer Engineering)
担当経験のある授業科目: パルス・ディジタル回路 (学部)
理工学特別実習 (大学院)
論理回路 (学部)
集積システム設計特論 (大学院)
集積回路工学 (学部)
電子回路特論 (大学院)
電子情報システム設計特論 (大学院)
電気電子システム特別研究 (大学院)
電気電子工学創成実験 (学部)
電気電子工学実験3 (学部)
電気電子工学特別講義 (学部)
指導経験: 34人 (学士), 27人 (修士), 1人 (博士)

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2024年11月22日更新

専門分野・研究分野: 計算機工学 (Computer Engineering)

研究テーマ: 順序回路の検査容易化に関する研究, 順序論理回路の簡単化に関する研究, 回路設計用CADに関する研究 (集積回路の検査技術, VLSI (VLSI), フォールトトレラントコンピューティング (fault tolerant computing), 設計自動化 (design automation))

著書

浅川毅, 四柳浩之, 土屋秀和 :
Verilog HDLで学ぶコンピュータアーキテクチャ,
株式会社コロナ社, 2024年2月. Kazuo Kondo, Morihiro Kada, Kenji Takahashi, Hiroshi Takahashi, Senling Wang, Shuichi Kameyama, Yoshinobu Higami, Hiroyuki Yotsuyanagi, Masaki Hashizume, Shyue-Kung Lu, Zvi Roth and et .al :
Three-Dimensional Integration of Semiconductors --- Processing, Materials, and Applications, --- Trends in 3D Integrated Circuit (3D-IC) Testing Technology ---,
Springer, Dec. 2015.

(要約): 低消費電力・高速画像処理などの集積回路に用いられる3次元積層集積回路の製造・テスト・応用についてまとめている．
(出版サイトへのリンク): ● Publication site (DOI): 10.1007/978-3-319-18675-7_8
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85006710917

(DOI: 10.1007/978-3-319-18675-7_8, Elsevier: Scopus) LSIテスティング学会, 橋爪正樹, 四柳浩之 :
LSIテスティングハンドブック,
株式会社オーム社, 2008年11月.

(要約): LSIの高密度化にともない重要となっているLSIテスティングに関する技術全般を整理して体系化したハンドブック．

論文

四柳浩之, 橋爪正樹 :
バウンダリスキャンを用いる不完全接続の検査,
エレクトロニクス実装学会誌, Vol.27, No.4, 288-293, 2024年.

(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.27.288
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.27.288

(DOI: 10.5104/jiep.27.288) 四柳浩之 :
3D-ICのテスト技術,
エレクトロニクス実装学会誌, Vol.26, No.7, 669-674, 2023年.

(キーワード): Electrical and Electronic Engineering
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.26.669
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390016504861602816; ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.26.669

(DOI: 10.5104/jiep.26.669, CiNii: 1390016504861602816) 四柳浩之 :
チップ間接続の半断線検出のための検査容易化設計手法,
エレクトロニクス実装学会誌, Vol.26, No.2, 198-202, 2023年.

(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.26.198
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390013795251431680; ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.26.198

(DOI: 10.5104/jiep.26.198, CiNii: 1390013795251431680) 四柳浩之, 橋爪正樹 :
ディレイテスト可能なバウンダリスキャン設計手法,
エレクトロニクス実装学会誌, Vol.24, No.7, 663-667, 2021年.

(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.24.663
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.24.663

(DOI: 10.5104/jiep.24.663) Yuki Ikiri, Fumiya Sako, Masaki Hashizume, Hiroyuki Yotsuyanagi, Lu Shyue-Kung, Yazaki Toru, Ikeda Yasuhiro and Uematsu Yutaka :
Open Defect Detection in Assembled Circuit Boards with Built-In Relaxation Oscillators,
IEEE Transactions on Components, Packaging, and Manufacturing Technology, Vol.11, No.6, 931-943, 2021.

(要約): In this article, we propose two kinds of electrical interconnect test methods for production tests and field ones of assembled circuit boards, which are performed prior to and after shipping to market, respectively. For these tests, we also propose a built-in test circuit. The methods we followed are based on the oscillation frequency of a relaxation oscillator (ROsc) embedded in integrated circuits (ICs). The frequency is measured as the number of pulse signals within a specified test time. Using the test methods, open defects at the interconnects between IC pins and a printed circuit board (PCB) are detected that are modeled as a resistor, a capacitor, and an open-circuit fault. We examined the detectability of open defects using the process variations afforded by SPICE simulation. The simulation results show that open defects were detected, modeled as a resistor of 45.8 Ω or above, along with open defects modeled as a capacitor and an open-circuit fault using the production test method. In addition, a resistance increase of 1.2 Ω at defect-free interconnects occurred after shipping to market was detected using the field test method. We also prototyped ICs with embedded ROscs and built an experimental circuit made of the ICs on PCBs. Moreover, we experimentally examined whether open defects could be detected. The results show that with the production test method, open defects modeled as a resistor of 10 Ω or above and modeled as a capacitor and an open-circuit fault can be detected.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/TCPMT.2021.3079159
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85105881928

(DOI: 10.1109/TCPMT.2021.3079159, Elsevier: Scopus) Kanda Michiya, Masaki Hashizume, Ali Ashikin Binti Fara, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Open Defect Detection Not Utilizing Boundary Scan Flip-Flops in Assembled Circuit Boards,
IEEE Transactions on Components, Packaging, and Manufacturing Technology, Vol.10, No.5, 895-907, 2020.

(要約): An electrical interconnect test method is proposed to detect and locate open defects occurring at interconnects between integrated circuits (ICs) and a printed circuit board. The test method does not utilize boundary scan flip-flops. It is based on a quiescent supply current that is made to flow through an interconnect under test by embedding a test circuit into the ICs. The circuit consists of MOS switches for each input pin of the ICs and its switch control circuit. SPICE simulations are used to examine whether open defects at the interconnects can be detected using this method. The simulation results indicate that the following defective interconnects are detected in addition to defective ones modeled as an open-circuit fault at a test speed of 25 MHz: defective interconnects modeled as a resistor of 150 Ω generating an additional propagation delay of 482 psec and as a capacitor of 4 pF generating an additional propagation delay of 128 psec and no logical changes. Testability of open defects using this test method is also examined experimentally by prototyping an IC in which the test circuit is embedded. The experiments indicate that a resistive interconnect of 150 Ω and a defective one modeled as a capacitor of 2.2 nF can be detected by the test method at a test speed of 0.5 MHz.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/TCPMT.2020.2973182
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85084840092

(DOI: 10.1109/TCPMT.2020.2973182, Elsevier: Scopus) Shyue-Kung Lu, Shu-Chi Yu, Chun-Lung Hsu, Chi-Tien Sun, Masaki Hashizume and Hiroyuki Yotsuyanagi :
Fault-Aware Dependability Enhancement Techniques for Flash Memories,
IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol.28, No.3, 634-645, 2020.

(要約): By analyzing the fault behaviors of conventional flash memory fault models, two new concise fault types are proposed: the 1-safe fault and the 0-safe fault. For a 1(0)-safe fault, if logic 1(0) is programmed into the faulty cell, the effect of the fault can be masked. Data shaping (DS) and the page address remapping (PAR) techniques are used to increase the masking probability. DS manipulates the data patterns so that they can be written into the flash pages safely. PAR scrambles the logical-to-physical address mapping for data words and buffer words. Since the effect of a fault is masked for a large proportion of faulty cells, the burden on the error-correction code (ECC) is reduced, as is the number of incorporated redundancies. A novel test-and-repair flow is proposed that uses DS and PAR and corresponding hardware architectures are also developed. A simulator is used to evaluate the hardware overhead, the repair rate, the yield, and the reliability. The experimental results show that these measures are significantly improved with an almost negligible hardware overhead.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/TVLSI.2019.2957830
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/TVLSI.2019.2957830

(DOI: 10.1109/TVLSI.2019.2957830) ASHIKIN Fara, Masaki Hashizume, Hiroyuki Yotsuyanagi, Shyue-Kung LU and Zvi ROTH :
A Design for Testability of Open Defects at Interconnects in 3D Stacked ICs,
IEICE Transactions on Information and Systems, Vol.E101-D, No.8, 2053-2063, 2018.

(要約): 本論文では3D積層IC内のダイ間配線に発生する断線欠陥を電気的検査法で発見する検査法とその検査を可能にする検査容易化設計法を提案している．その検査容易化設計法はnMOSとダイオードを各入力配線に追加するもので，それらに検査時に静的電源電流を流しその異常でダイ間配線に発生する断線欠陥を検出する．その検出可能性を実験と回路シミュレーションで調査し，論理変化を生じない断線欠陥まで検出できる能力をその検査法は有していることを明らかにしている．
(キーワード): 3D stacked IC / open defects / design-for-testability / through-silicon via / electrical interconnect test
(出版サイトへのリンク): ● Publication site (DOI): 10.1587/transinf.2018EDP7093
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390845712979360256; ● Summary page in Scopus @ Elsevier: 2-s2.0-85052019565

(DOI: 10.1587/transinf.2018EDP7093, CiNii: 1390845712979360256, Elsevier: Scopus) Hiroyuki Yotsuyanagi, Kotaro Ise, Masaki Hashizume, Yoshinobu Higami and Hiroshi Takahashi :
Discrimination of a Resistive Open Using Anomaly Detection of Delay Variation Induced by Transitions on Adjacent Lines,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E100-A, No.12, 2842-2850, 2017.

(要約): 隣接線を持つ信号線の断線故障発生時は，隣接線での信号遷移の影響をより受けることが知られている．故障の有無による遅延変動とトランジスタばらつきによる遅延変動を区別するため，複数の入力信号に対する遅延量を特徴量とする異常検知で故障判別を行う手法を提案する．
(出版サイトへのリンク): ● Publication site (DOI): 10.1587/transfun.E100.A.2842
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390282681291678848; ● Search Scopus @ Elsevier (DOI): 10.1587/transfun.E100.A.2842

(DOI: 10.1587/transfun.E100.A.2842, CiNii: 1390282681291678848) Fara Alia Ashikin, Akihiro Odoriba, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Tests for Capacitive Open Defects in Assembled PCBs,
Journal of Telecommunication, Electronic and Computer Engineering, Vol.9, No.3-2, 49-52, 2017.

(要約): Nowadays, Ball Grid Array (BGA) becomes a major packaging type due to its high bulk for input/output (I/O) pins. However, there are defects such as voids and cracks occurring between a BGA IC and a PCB which may result in an electrical failure in the circuit. This paper presents electrical tests for capacitive open defects occurring at an interconnection between an IC and a PCB. Feasibility of the electrical test with the test circuit is evaluated by SPICE simulation and experiments. Capacitive open defects occurring at interconnects are detected by the test method. Both simulation and experimental results showed that capacitive open defects generating no logical errors can be detected by the test method at a test speed of 1kHz and 1MHz.
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85032968134

(Elsevier: Scopus) Masaki Hashizume, Yudai Shiraishi, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Electrical Test of Resistive and Capacitive Open Defects at Data Bus in 3D Memory IC,
Journal of Telecommunication, Electronic and Computer Engineering, Vol.9, No.3-2, 39-42, 2017.

(要約): We propose an electrical test method of resistive and capacitive open defects occurring at data bus lines between dies, and between dies and I/O pins in 3D memory ICs. The test method is based on supply current of an IC. The number of test vectors for a 3D memory IC made of ND memory dies in the test method is 10ND and small. Also, defective interconnects are located by the test method. Feasibility of the tests is examined by some experiments for a circuit made of an SRAM IC on a printed circuit board. The experimental results show that capacitive open defects and resistive open ones whose resistance values are greater than 200 can be detected by the test method.
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85032895662

(Elsevier: Scopus) Zheng-Hong Cai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Modified PRPG for Test Data Reduction Using BAST Structure,
Journal of Signal Processing, Vol.21, No.4, 125-128, 2017.

(要約): In order to reduce the volume of test data, built-in self test (BIST) and BIST-aided scan test (BAST) techniques have been proposed. To provide the test pattern generated by an automatic test pattern generator (ATPG) using BAST, we enhanced the structure of a pseudorandom pattern generator (PRPG) by inserting MUXes and NOT gates in the linear feedback shift register (LFSR) based on correlations of ATPG patterns. The procedures can achieve about 15 to 56% reduction in the volume of test data for BAST.
(出版サイトへのリンク): ● Publication site (DOI): 10.2299/jsp.21.125
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.2299/jsp.21.125

(DOI: 10.2299/jsp.21.125) (名) Widiant, Masaki Hashizume, Shohei Suenaga, Hiroyuki Yotsuyanagi, Akira Ono, Shyue-Kung Lu and Zvi Roth :
A Built-in Test Circuit for Electrical Interconnect Testing of Open Defects in Assembled PCBs,
IEICE Transactions on Information and Systems, Vol.E99-D, No.11, 2723-2733, 2016.

(要約): <p>In this paper, a built-in test circuit for an electrical interconnect test method is proposed to detect an open defect occurring at an interconnect between an IC and a printed circuit board. The test method is based on measuring the supply current of an inverter gate in the test circuit. A time-varying signal is provided to an interconnect as a test signal by the built-in test circuit. In this paper, the test circuit is evaluated by SPICE simulation and by experiments with a prototyping IC. The experimental results reveal that a hard open defect is detectable by the test method in addition to a resistive open defect and a capacitive open one at a test speed of 400 kHz.</p>
(キーワード): electrical test / built-in test circuit / open defect / interconnect test / design for testability
(出版サイトへのリンク): ● Publication site (DOI): 10.1587/transinf.2015EDP7273
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390282679355793792; ● Search Scopus @ Elsevier (DOI): 10.1587/transinf.2015EDP7273

(DOI: 10.1587/transinf.2015EDP7273, CiNii: 1390282679355793792) 橋爪正樹, 伊喜利勇貴, 小西朝陽, 四柳浩之, Shyue-Kung Lu :
バウンダリスキャンテスト機構を用いたはんだ接合部の電気検査法とその組込型検査回路,
エレクトロニクス実装学会誌, Vol.19, No.3, 161-165, 2016年.

(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.19.161
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390282679537111680; ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.19.161

(DOI: 10.5104/jiep.19.161, CiNii: 1390282679537111680) Jun Yamashita, Hiroyuki Yotsuyanagi, Masaki Hashizume and Kozo Kinoshita :
SAT-Based Test Generation for Open Faults Using Fault Excitation Caused by Effect of Adjacent Lines,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E96-A, No.12, 2561-2567, 2013.

(要約): 断線故障の影響は故障線とは反対の論理値を隣接線に与えることでより顕在化される．本論文では，隣接線への反転論理値割り当ての影響を評価するテスト指標を定義する．SATベースのATPGを用いて故障の影響を外部出力へ伝搬し，かつ隣接線へ反転論理値を割り当てるテスト生成手法を提案する．断線故障に対するテストパターンの質を評価するため，活性化効率Eeffを定義し，断線故障シミュレーションにより不要ベクトルの削除を行う．ベンチマーク回路に対する実行結果より提案手法の有効性を示す．
(キーワード): open faults / adjacent lines / test pattern generation / coupling capacitance / SAT-based ATPG
(出版サイトへのリンク): ● Publication site (DOI): 10.1587/transfun.E96.A.2561
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390282681288947840; ● Search Scopus @ Elsevier (DOI): 10.1587/transfun.E96.A.2561

(DOI: 10.1587/transfun.E96.A.2561, CiNii: 1390282681288947840) 橋爪正樹, 小西朝陽, 四柳浩之 :
3次元実装IC内ダイ間論理信号線の断線に対する電気テスト用回路,
電子情報通信学会論文誌(C), Vol.J96-C, No.11, 361-370, 2013年.

(要約): 本論文では3次元実装IC内のダイ間の論理信号線に発生する断線の電気テストを可能にする検査用回路とそれを用いたテスト法を提案する.その検査用回路はIEEE1149.1の検査回路を流用するもので,断線の検出と断線配線の特定を可能とするとともに,ESD入力保護回路を変更しないため,その保護能力低下を招かない.本検査用回路によるテスト法の検査能力は回路シミュレーションと,試作ICを用いてプリント配線板上に作製した回路における実験で調査した.その結果,本検査用回路を用いた電気テスト法により完全断線だけでなく,従来のテスト法で見逃す可能性のある抵抗断線,容量断線を検査速度20MHzで検出でき,また断線配線の特定も容易に行えることがわかった.
(キーワード): 3D IC / Interconnect Test / electrical test / DfT
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520853833941357824

(CiNii: 1520853833941357824) Hiroyuki Yotsuyanagi, Hiroyuki Makimoto, Takanobu Nimiya and Masaki Hashizume :
On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan,
IEICE Transactions on Information and Systems, Vol.E96-D, No.9, 1986-1993, 2013.

(要約): 本論文はタイムデジタイザを組込んだバウンダリスキャン回路を用いる遅延故障テスト手法を提案する．本テスト回路では他のコアまたはチップからの入力遷移がバウンダリスキャン回路でキャプチャされる．タイムデジタイザを修正し，遷移が伝搬する遅延線の初期値を設定可能とした．また，2つ以上の信号が遅延線で重複する可能性があるため，2つ以上の経路のタイミングスラックの測定条件を調査する．タイムデジタイザとバウンダリスキャンを含むICを試作し複数経路の遅延測定を行った．またタイムデジタイザ内で信号の重複が生じてもタイミングスラックの観測可能な場合のシミュレーション結果を示す．
(キーワード): delay testing / time-to-digital converter / boundary scan / design for testability
(出版サイトへのリンク): ● Publication site (DOI): 10.1587/transinf.E96.D.1986
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390282679355091328; ● Search Scopus @ Elsevier (DOI): 10.1587/transinf.E96.D.1986

(DOI: 10.1587/transinf.E96.D.1986, CiNii: 1390282679355091328) Tomoaki Konishi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Electrical Test Method for Interconnect Open Defects in 3D ICs,
Transactions of The Japan Institute of Electronics Packaging, Vol.5, No.1, 26-33, 2012.

(要約): 本論文では3D IC 内の2つのダイ間配線で起こる断線故障の検出および位置指摘を行う電気的テスト手法を提案する．本テスト手法ではIEEE1149.1標準テスト機構を用いて対象配線にテストベクトルを供給する．また本テスト手法に適するテスト容易化設計を提案する．SPICEシミュレーションによる評価実験で，テスト速度1GHzのもとで100Ω以上の抵抗性断線が検出可能であることを確認した．また試作IC内にテスト回路を実装し，ICとプリント基板間に発生する断線が検出可能であることを確認した．実験結果より3D ICにおいても少なくとも10MHzのテスト速度でのIC間配線の断線欠陥検出が可能であることを確認した．
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiepeng.5.26
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.5104/jiepeng.5.26

(DOI: 10.5104/jiepeng.5.26) 橋爪正樹, 加藤健二, 四柳浩之 :
IEEE1149.1準拠IC間断線の電気検査法,
エレクトロニクス実装学会誌, Vol.14, No.2, 99-102, 2011年.

(要約): バウンダリスキャンテスト機構を流用し,完全断線,半断線を確実に発見し,また不良発生箇所も容易に特定できるような電気検査法の開発を試みた．ここではその検査法とその検査を可能にする検査容易化設計法を提案するとともに,IC を試作しその IC を用いた実験で検査可能性を明らかにする．
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.14.99
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390282679537197440; ● Summary page in Scopus @ Elsevier: 2-s2.0-84876918191

(DOI: 10.5104/jiep.14.99, CiNii: 1390282679537197440, Elsevier: Scopus) 山崎浩二, 堤利幸, 高橋寛, 樋上喜信, 相京隆, 四柳浩之, 橋爪正樹, 高松雄三 :
故障励起関数を利用したオープン故障の診断法,
電子情報通信学会論文誌(D), Vol.J93-D, No.11, 2416-2425, 2010年.

(要約): 回路の微細化や銅配線の導入により,配線やビアの断線の発生頻度が高まっている.そのため,効率的なオープン故障の診断法の開発の重要性が増してきている.本論文では,完全に断線した信号線の論理値が,隣接信号線の論理値のしきい値関数として表される故障励起関数を提案する.次に,この故障励起関数を利用した単一オープン故障の診断法を提案する.この診断法では,故障励起関数を利用して故障信号線を絞り込み,更に故障信号線上の断線位置の推定を行う.計算機実験による性能評価の結果は,ほとんどの故障回路に対して高速に被疑故障信号線を1箇所に特定できること,及び故障信号線上の断線位置を故障信号線の長さの25%程度まで絞り込むことができることを示している.
(キーワード): 故障診断 / オープン故障 / 故障励起関数 / しきい値関数 / パス / フェール情報
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520009408686075904

(CiNii: 1520009408686075904) Hiroyuki Yotsuyanagi, Masaki Hashizume and Masayuki Yamamoto :
Scan Chain Ordering to Reduce Test Data for BIST-Aided Scan Test Using Compatible Scan Flip-Flops,
IEICE Transactions on Information and Systems, Vol.E93-D, No.1, 10-16, 2010.

(要約): 本論文ではBIST-aidedスキャンテストのテストデータおよびテスト実行時間を削減するためのスキャンチェイン構成法を提案する．本手法では，PRPGに位相シフト回路を用いない簡単なLFSRを使用し，LFSR内のフリップフロップの相関関係を考慮するフリップフロップの両立集合を用いたスキャンチェイン構成を行う．提案手法はATPGパターンと矛盾するPRPGパターン内のビットを反転するための反転コードの削減が可能である．ベンチマーク回路に対する実験結果よりテスト手法の有効性を評価する．
(キーワード): BIST-aided scan test / scan chain ordering / test data reduction / compatible flip-flops / test pattern generation
(出版サイトへのリンク): ● Publication site (DOI): 10.1587/transinf.E93.D.10
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390001204379032064; ● Summary page in Scopus @ Elsevier: 2-s2.0-77950211249

(DOI: 10.1587/transinf.E93.D.10, CiNii: 1390001204379032064, Elsevier: Scopus) 小野安季良, 一宮正博, 四柳浩之, 高木正夫, 橋爪正樹 :
CMOSゲート回路を断線センサとして用いた部品接合不良検出法,
エレクトロニクス実装学会誌, Vol.12, No.2, 137-143, 2009年.

(要約): 本論文でははんだ付け時に発生するICのリードとプリント配線板のランド間の断線故障を検出する電気的検査法を提案している．その検査法はオープンセンサとしてCMOSゲートICを使用し,検査プローブを検査対象リードに接触させ交流電圧信号を印加したときのセンサの電源電流測定により,断線故障を検出するものである．本論文では,SSIおよびLSIのリードの断線故障検出がその検査法で行えることを実験で明らかにしている．また,その実験でその検出を可能にする交流電圧信号の振幅と周波数を調査し,電源電圧の0.6倍の振幅の交流電圧信号の印加により1μsecの時間でリードの断線検出が行えることも明らかにしている．
(キーワード): Open Lead / Electrical Test / Supply Current Test / CMOS IC
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.12.137
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390282679536583040; ● Summary page in Scopus @ Elsevier: 2-s2.0-84871269110

(DOI: 10.5104/jiep.12.137, CiNii: 1390282679536583040, Elsevier: Scopus) 高木正夫, 橋爪正樹, 一宮正博, 四柳浩之 :
交流電界印加時の電流テストによるCMOS LSIのリード浮き検出のための印加交流電圧,
エレクトロニクス実装学会誌, Vol.10, No.3, 219-228, 2007年.

(要約): プリント配線板上に実装されたCMOS論理ICのリード浮きを,検査対象リードの上部とプリント配線板の下に検査時にのみ設置した電極間に交流電圧を加え,発生する交流電界で現れる電源電流異常で検出する検査法が提案済みである．しかし,その電極に印加する交流電圧の大きさが何によって決まるのか明らかにされていない．そこで,われわれはCMOS LSIのリード浮き検出を可能にする交流電圧の大きさを実験により調査した．本論文ではその電圧の大きさは検査対象LSIのパッケージの形状,論理しきい値電圧,使用するプリント配線板に依存すること,ならびにリード浮き発生信号線への出力論理値に依存する場合があることを示す．
(キーワード): Open Lead / CMOS LSI / Supply Current Test / Electric Field
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.10.219
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520572359685232384; ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.10.219

(DOI: 10.5104/jiep.10.219, CiNii: 1520572359685232384) Hiroyuki Yotsuyanagi, Toshimasa Kuchii, Shigeki Nishikawa, Masaki Hashizume and Kozo Kinoshita :
Reducing Scan Shifts Using Configurations of Compatible and Folding Scan Trees,
Journal of Electronic Testing - Theory and Applications, Vol.21, No.6, 613-620, 2005.

(要約): 本論文ではスキャンシフト数の削減を行う新たな手法を提案する．提案するスキャン手法では折り畳み型スキャンツリーと完全両立型スキャンツリーの2種の構成を用いる．非圧縮のテストパターンには多くのドントケア値が存在することを利用し，故障検出率が低下しない完全両立スキャンツリー構成を求め，さらにスキャンチェーンを短くしスキャンシフト数を削減する折り畳み型スキャンツリーを構成する．ベンチマーク回路に対する実験よりスキャンシフト数が大幅に削減されることを示す．
(キーワード): scan tree / design for testability / logic testing / sequential circuit
(出版サイトへのリンク): ● Publication site (DOI): 10.1007/s10836-005-2719-2
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1007/s10836-005-2719-2

(DOI: 10.1007/s10836-005-2719-2) 月本功, 橋爪正樹, 四柳浩之, 為貞建臣 :
ばらつきを有するICで構成したTTL回路の電源電流による統計的断線故障検出法,
エレクトロニクス実装学会誌, Vol.8, No.3, 199-207, 2005年.

(要約): 本論文では, TTL ICを用いてプリント回路板上に作製した論理回路の電源電流測定による断線故障検出法を提案する．この検出法は使用ICの電源電圧-電源電流特性にばらつきが存在する場合にでも適用可能で, 使用ICの電源電流特性のばらつきを正規分布でモデル化し, 有意差検定法で断線故障を統計的に検出するものである．その故障検出能力を評価するため, TTL SSIを用いて作製したISCAS-85ベンチマーク回路内の信号線の単一断線故障を検出する検査入力を生成し, その故障検出率を調べた．その結果, 有意水準0.1の場合, SSIの電源電流値のばらつきが1.1%以下なら, 現在一般的に使用されているファンクションテスト法よりも提案する検査法の方がより多くの断線故障を検出できる可能性があることがわかった．
(キーワード): open / Supply Current Test / TTL
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.8.199
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520853834658646016; ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.8.199

(DOI: 10.5104/jiep.8.199, CiNii: 1520853834658646016) Masaki Hashizume, Teruyoshi Matsushima, Takashi Shimamoto, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Akio Sakamoto :
Genetic State Reduction Method of Incompletely Specified Machines,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E87-A, No.6, 1555-1563, 2004.

(要約): 不完全指定順序機械の状態削減手法を提案する．提案手法は休眠機構を実装した遺伝的アルゴリズムを基にしている．本手法を用いてMCNCベンチマーク回路の簡単化を行った結果から，ほぼ最小解に近い数の状態が提案手法により得られた．
(キーワード): incompletely specified machine / maximal compatible set / state reduction
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1574231877208281344; ● Summary page in Scopus @ Elsevier: 2-s2.0-3042693560

(CiNii: 1574231877208281344, Elsevier: Scopus) Masao Takagi, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Lead Open Detection Based on Supply Current of CMOS LSIs,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E87-A, No.6, 1330-1337, 2004.

(要約): 本論文ではCMOS LSIのリード浮きを検出する手法を提案する．提案するテスト手法はテスト入力ベクトルとIC外部からの交流電界印加時に流れる電源電流を用いて検査を行う．また，テスト入力ベクトルの印加方法も提案する．交流電界の周期に合わせてテスト入力ベクトルを印加することでSSIやLSIでのリード浮きを検出されることを実験的に示す．
(キーワード): lead open / CMOS LSI / supply current test / electric field
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1572261552371298560; ● Summary page in Scopus @ Elsevier: 2-s2.0-3042543542

(CiNii: 1572261552371298560, Elsevier: Scopus) Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Test Sequence Generation for Test Time Reduction of IDDQ Testing,
IEICE Transactions on Information and Systems, Vol.E87-D, No.3, 537-543, 2004.

(要約): 本論文では，IDDQテストのテスト時間短縮について論じる．IDDQテストはCMOS回路の故障検出に有効であるが，回路が静的状態に安定した後に電流を測定するため論理値テストに比べて時間がかかる．IDDQテスト時間は主にスイッチング電流に依存することが知られている．提案手法では，スイッチング電流が早くおさまるようにテストベクトルを修正し，ベクトルの印加順を決定する．提案手法ではユニット遅延モデルを用いてLからHへの論理値遷移の完了時刻を推定する．ベンチマーク回路に対する実験結果より手法の有効性を示す．
(キーワード): IDDQ testing / bridging faults / switching current / supply current test / CMOS circuits
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1570009752557232384; ● Summary page in Scopus @ Elsevier: 2-s2.0-1642322367

(CiNii: 1570009752557232384, Elsevier: Scopus) Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Identification and Frequency Estimation of Feedback Bridging Faults Generating Logical Oscillation in CMOS Circuits,
IEICE Transactions on Information and Systems, Vol.E87-D, No.3, 571-579, 2004.

(要約): 回路内にフイードバックブリッジ故障が発生し，活性化されると論理発振が起こる可能性がある．本論文では，フィードバックブリッジ故障発生時に論理発振が起こる電気的条件を考察する．また，論理発信の周波数の評価を行う手法を提案する．提案手法は区分線形モデルを用いることで大規模回路に対する回路シミュレーションを不要とする．実験により，論理発振を生じるすべてのフィードバックブリッジ故障が判定できた．また，実験ではSPICEシミュレーションにより得られるよりも高い周波数を提案手法が予測可能であることを示す．
(キーワード): feedback bridging fault / combinational circuit / logical oscillation
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1571980077394203904; ● Summary page in Scopus @ Elsevier: 2-s2.0-1642388921

(CiNii: 1571980077394203904, Elsevier: Scopus) Hiroyuki Yotsuyanagi, Taisuke Iwakiri, Masaki Hashizume and Takeomi Tamesada :
Test Pattern Generation for CMOS Open Defect Detection by Supply Current Testing under AC Electric Field,
IEICE Transactions on Information and Systems, Vol.E86-D, No.12, 2666-2673, 2003.

(要約): 本論文では，CMOS回路内の断線故障を検出する電源電流テストを提案する．断線故障は故障の影響が予測不能であるため検査が困難である．提案手法では，交流電界をテスト中に印加する．故障によるフローティングノードの電圧は印加電圧により変動するため，故障検査が可能となる．断線故障用テストパターン生成手法を提案し，ベンチマーク回路に対する実験を行った結果，縮退故障用テストパターンに比べてより少量のテストパターンで検査が可能であることを示す．また，LSIチップに対する実測実験により本テスト手法の有効性を示す．
(キーワード): open defects / supply current test / CMOS circuits / electric field
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1573668927254908928; ● Summary page in Scopus @ Elsevier: 2-s2.0-0842332030

(CiNii: 1573668927254908928, Elsevier: Scopus) 橋爪正樹, 田坂英司, 四柳浩之, 為貞建臣, 茅原敏広, 森田郁朗, 大家隆弘 :
CMOSマイクロコンピュータ回路の電源電流によるブリッジ故障検出法,
エレクトロニクス実装学会誌, Vol.6, No.7, 564-572, 2003年.

(要約): CMOSマイクロプロセッサを用いてプリント配線板上に実現したマイクロコンピュータに発生するブリッジ故障を検査プログラム実行時の電源電流測定により検出する検査法を，本論文では提案している．その検査法を商用のボイラ制御用マイクロコンピュータ回路の検査に適用し，使用ICの隣合う2本のピン間の単一ブリッジ故障の98.7%を検査時間326msecで検出できることを実験で明らかにしている．また，本検査法での検査時に実行させる検査プログラムの開発支援ツールがマイクロプロセッサのデータシート内で公開されているタイミングチャートを利用して開発できることも明らかにしている．
(キーワード): Bridging Fault / Microcomputer / Supply Current Testing
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.6.564
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520290884709986560; ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.6.564

(DOI: 10.5104/jiep.6.564, CiNii: 1520290884709986560) 一宮正博, 橋爪正樹, 四柳浩之, 為貞建臣 :
CMOS論理回路の発振を生じるICピン短絡故障検出回路,
電子情報通信学会論文誌(D-I), Vol.J86-D-I, No.6, 402-411, 2003年.

(要約): CMOS論理ICをプリント配線板上にはんだ付けする際，ICピン短絡故障が発生する可能性がある．その故障励起時に，故障発生箇所に論理発振が生じる場合がある．その論理発振を生じる故障を論理回路に流れる電源電流によって検出するための検査法とその検査回路を本論文では提案している．実際にその検査回路を試作し，故障励起時に論理発振を生じる故障がその検査回路で検出できることを実験により明らかにしている．
(キーワード): ICピン短絡故障 / 検査回路 / CMOS論理回路 / フィードバックブリッジ故障 / 電流テスト
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520572357417353088

(CiNii: 1520572357417353088) 一宮正博, 橋爪正樹, 四柳浩之, 為貞建臣 :
CMOS論理ICの交流電界印加時の電源電流測定によるピン浮き検出法,
エレクトロニクス実装学会誌, Vol.6, No.2, 140-146, 2003年.

(要約): 本論文では,プリント配線板上に実装されたCM0S論理回路の,はんだ付け不良などにより発生するピン浮きを検出するための新しい検査法を提案する．本検査法では被検査回路の外部から交流電界を印加し,ICの電源電流を測定する．ピン浮きがない場合は,外部から交流電界を印加しても定常時にはそのICに静的電源電流しか流れない．しかしピン浮きがあると,そのICの電源電流に大きな変化が現れる．本論文ではこの性質を用いてピン浮きが検出可能であることを実験により示す．またこの検査法で必要となる検査入力パターンについても明らかにする．
(キーワード): Current Testing / Pin Open / CMOS Logic Circuit / Electric Field
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.6.140
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520853834658559360; ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.6.140

(DOI: 10.5104/jiep.6.140, CiNii: 1520853834658559360) Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
CMOS Open Defect Detection by Supply Current Measurement under Time-Variable Electric Field Supply,
IEICE Transactions on Information and Systems, Vol.E85-D, No.10, 1542-1550, 2002.

(要約): 本論文では，CMOS論理ICの断線故障を検出する新たなテスト手法を提案する．提案手法は，IC外部から時変電圧・時変電界を与えることで生じる電源電流を用いて検査を行う．また，提案手法で用いる検査入力は機能テストよりも容易に生成可能であることも示す．本テスト手法によりCMOS ICの断線故障検出に有効であることを，実験により示す．
(キーワード): open defect / CMOS / supply current test / electric field
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1574231876981112832; ● Summary page in Scopus @ Elsevier: 2-s2.0-0036825554

(CiNii: 1574231876981112832, Elsevier: Scopus) Masaki Hashizume, Teppei Takeda, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Yukiya Miura and Kozo Kinoshita :
IDDQ Test Time Reduction by High Speed Charging of Load Capacitors of CMOS Logic Gates,
IEICE Transactions on Information and Systems, Vol.E85-D, No.10, 1534-1541, 2002.

(要約): 本論文では，高速IDDQテストを実現する有用な手法を提案する．提案手法により，出力電圧がLからHに遷移する論理ゲートの負荷容量の充電が高速に行われる．提案手法は，組込み型のIDDQセンサ，外部IDDQセンサのいずれの設計にも適用可能である．実験により高速IDDQテストが実現可能であることを示す．
(キーワード): IDDQ sensor / CMOS / IDDQ test / bridging fault
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1570854177260582912; ● Summary page in Scopus @ Elsevier: 2-s2.0-0036825934

(CiNii: 1570854177260582912, Elsevier: Scopus) Masaki Hashizume, Hiroshi Hoshika, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Testable Static CMOS PLA for IDDQ Testing,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E84-A, No.6, 1488-1495, 2001.

(要約): 静的CMOS PLA回路のIDDQテスト容易化設計手法を提案する．NOR平面上の全ての短絡故障が4つのテスト入力ベクトルにより検出可能であることを示す．テスト入力ベクトルはPLAの論理関数と独立であり，かつ検査容易化設計されたPLA回路はテスト時に静的電源電流が0となる．提案回路を用いるIDDQテストの適用により，回路から期待する出力が得られることだけでなく，NOR平面上に短絡故障が存在しないことも保証される．最先端のIC製造では短絡故障が発生するため，本テスト容易化設計が高信頼な論理回路を実現するのに不可欠である．
(キーワード): static PLA / testable design / IDDQ test / bridging fault
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1571135652357071360; ● Summary page in Scopus @ Elsevier: 2-s2.0-0035367034

(CiNii: 1571135652357071360, Elsevier: Scopus) Hiroyuki Yotsuyanagi and Kozo Kinoshita :
Finding Unreachable States of Sequential Circuits,
Technology Reports of the Osaka University, Vol.49, No.2344, 49-55, 1999.

(要約): 順序回路のいくつかの状態はいかなる入力系列によっても到達できない．それらの状態を到達不能状態とよび，テスト生成においては処理時間の無駄を生じる原因となる．本論文では，状態遷移表が与えられていないゲートレベル記述の順序回路に対して，到達不能状態の一部である強到達不能状態を同定する手法を提案する．フリップフロップの入力関数により到達不能な状態値の組合せを同定する．多くのフリップフロップを持つ回路ではメモリを多く必要とするため，フリップフロップ集合を分割するを行う手法も提案する．ベンチマーク回路への実験結果より提案手法の有効性を示す．

四柳浩之, 梶原誠司, 樹下行三 :
到達不能状態に基づく順序回路の冗長除去手法,
電子情報通信学会論文誌(D-I), Vol.J81-D-I, No.2, 204-212, 1998年.

(要約): 縮退故障の存在する論理回路の出力系列が正常回路の出力系列と等しくなるとき, 故障に対応する信号線を除去することで回路を簡単化できる.故障に対応する信号線が除去できるとき, その故障は除去可能であると言う.本論文では除去可能な縮退故障の一部を容易に求める手法を提案する.提案手法ではいかなる状態からも遷移させることのできない到達不能状態に基づいて検出不能故障を求め, その状態が故障回路において到達不能であるか否かによりその故障の除去可能性を判定する.本手法では判定に用いる状態を到達不能状態に限るため, フリップフロップ数の多い回路に対しても適用可能である.ベンチマーク回路に対する実験結果より多くの冗長部分が除去されることを示す.また, テスト生成の結果から本手法の適用により回路のテスタビリティが向上することも示す.
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520572360264178688

(CiNii: 1520572360264178688) Hiroyuki Yotsuyanagi, Seiji Kajihara and Kozo Kinoshita :
Synthesis of Sequential Circuits by Redundancy Removal and Retiming,
Journal of Electronic Testing - Theory and Applications, Vol.11, No.1, 81-92, 1997.

(要約): 本論文では，組合せ回路的冗長故障と順序回路的冗長故障をともに除去することで順序回路のゲート・フリップフロップの削減する順序回路の合成手法を提案する．順序回路的冗長故障をリタイミング手法を用いて組合せ回路的冗長故障に変換し，組合せ回路的冗長故障を組合せ回路用テスト生成手法により除去する．リタイミングは，順序回路的冗長故障の同定と，フリップフロップ数の削減に用いられる．ISCAS89ベンチマーク回路に対する実験結果より提案手法が多くの順序回路的冗長故障を削除でき，多くのゲートおよびフリップフロップを削減可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1023/A:1008251901959
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1023/A:1008251901959

(DOI: 10.1023/A:1008251901959) Hiroyuki Yotsuyanagi, Seiji Kajihara and Kozo Kinoshita :
Retiming for Sequential Circuits with a Specified Initial State and Its Application to Testability Enhancement,
IEICE Transactions on Information and Systems, Vol.E78-D, No.7, 861-867, 1995.

(要約): リタイミングはフリップフロップの再配置により同期式順序回路を再合成する手法である．論理最適化の観点からはリタイミングにより順序回路的冗長を組合せ回路的冗長に変換することで，回路がより簡単かつ検査容易になる可能性がある．従来のリタイミング手法は特定の初期状態からの出力系列の保持を保証していなかった．本論文では特定の初期状態を持つ回路がリタイミング適用後でも同一の出力系列が得られることを保証するリタイミング手法を提案する．本手法では初期状態に対応するフリップフロップの論理値を保持し，異なる値のフリップフロップを併合しないことで初期状態に対応する状態が必ず存在することを保証する．
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1572261552264073344

(CiNii: 1572261552264073344)

MISC

四柳浩之, 橋爪正樹 :
多層配線LSIの断線故障検査に関する研究,
徳島大学大学院ソシオテクノサイエンス研究部研究報告, No.53, 16-20, 2008年.

(要約): 本研究では,IC 試作により隣接信号線電位が断線故障発生箇所の電位に与える影響について観測を行った.IC 試作では,トランスミッションゲート(TG)を用いて擬似的に導通状態と断線状態の制御可能とする擬似断線故障と,信号線に完全断線を挿入した擬似断線故障を含む回路を CMOS 0.35μm プロセスにて設計した.電子回路シミュレーションにより隣接信号線とのカップリング容量が断線信号線電位に与える影響を確認し, 試作 IC の実測により同層および上下層間の隣接信号線が断線信号線に与える影響について観測した.
(徳島大学機関リポジトリ): ● Metadata: 59703
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1050564287417110144

(徳島大学機関リポジトリ: 59703, CiNii: 1050564287417110144) Shohei Kondo, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Propagation Delay Analysis of a Soft Open Defect inside a TSV,
Transactions of The Japan Institute of Electronics Packaging, Vol.4, No.1, 119-126, 2011.

(要約): 3D IC 内のシリコン貫通ビア(TSV)を通る論理信号の伝搬遅延はTSV内の半断線欠陥に依存する可能性がある．本論文では電磁界シミュレータと回路シミュレータを用いて半断線欠陥によりTSVがバリアメタルのみで導通している欠陥TSVの伝搬遅延の解析を行う．解析結果より，遅延が欠陥サイズに依存し，ICが障害なしで動作する場合があることを示す．半断線欠陥は3D ICの動作により完全断線に変化し論理故障を引き起こす可能性があるため，ICの高信頼化の実現には半断線が完全断線になる前に検出すべきである．本論文では遅延テストで半断線を検出するためのテスト入力ベクトルを提案する．シミュレーション結果からTSVの入出力容量が小さい場合には提案するテストベクトルを印加しても遅延が小さく検出されない場合もあることも示す
(キーワード): TSV / Soft Open / Propagation Delay / Electromagnetic Simulation / Fault Analysis / 3D IC / Delay Testing / Test Input Vector
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiepeng.4.119
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390001205315231104; ● Search Scopus @ Elsevier (DOI): 10.5104/jiepeng.4.119

(DOI: 10.5104/jiepeng.4.119, CiNii: 1390001205315231104) Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Sequential Redundancy Removal Using Test Generation and Multiple Strongly Unreachable States,
IEICE Transactions on Information and Systems, Vol.E85-D, No.10, 1605-1608, 2002.

(要約): 入力遷移を持たない状態である強到達不能状態を用いる順序回路の上長除去手法を提案する．テスト生成手法を用いて2つ以上の強到達不能状態に関連する検出不能故障を同定する．実験により提案手法がより多くの冗長箇所を発見することを示す．
(キーワード): synthesis for testability / redundancy removal / sequential circuit / undetectable faults / unreachable states
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1573950402004399616; ● Summary page in Scopus @ Elsevier: 2-s2.0-0036826120

(CiNii: 1573950402004399616, Elsevier: Scopus)

総説・解説

四柳浩之, バウンダリスキャン研究会 :
バウンダリスキャン設計の現状と展望,
エレクトロニクス実装学会誌, Vol.24, No.1, 96-98, 2021年1月.

(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.24.96
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.24.96

(DOI: 10.5104/jiep.24.96) 四柳浩之, バウンダリスキャン研究会 :
バウンダリスキャン研究の最前線,
エレクトロニクス実装学会誌, Vol.23, No.6, 539-542, 2020年9月.

(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.23.539
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.5104/jiep.23.539

(DOI: 10.5104/jiep.23.539) 四柳浩之, 検査技術委員会 :
3次元積層集積回路の検査技術の現状と展望,
エレクトロニクス実装学会誌, Vol.23, No.1, 32-36, 2020年1月.

(徳島大学機関リポジトリ): ● Metadata: 118045
(出版サイトへのリンク): ● Publication site (DOI): 10.5104/jiep.23.32
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1390565134815288448; ● Summary page in Scopus @ Elsevier: 2-s2.0-85077987511

(徳島大学機関リポジトリ: 118045, DOI: 10.5104/jiep.23.32, CiNii: 1390565134815288448, Elsevier: Scopus) 四柳浩之 :
VLSI設計教育用設備の導入について,
広報, Vol.15, 41-42, 2008年12月. 橋爪正樹, 四柳浩之 :
東京大学VDECのICツールを用いたICの設計と試作,
広報, Vol.13, 30-32, 2006年12月.

講演・発表

Kenta Sasagawa, Senling Wang, Tatsuya Nishikawa, Hiroshi Kai, Yoshinobu Higami, Hiroshi Takahashi, Hiroyuki Yotsuyanagi, Tianming Ni and Xiaoqing Wen :
Deep-BMNN: Implementing Sparse Binary Neural Networks in Memory-Based Reconfigurable Processor (MRP),
Proc. of 2024 International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), Okinawa, Jul. 2024.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ITC-CSCC62988.2024.10628398
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(DOI: 10.1109/ITC-CSCC62988.2024.10628398, Elsevier: Scopus) Yamahashi Yuya, Ohmatsu Masao, Hiroyuki Yotsuyanagi, Shyue-Kung Lu and Masaki Hashizume :
Dependence of Threshold Values for Interconnect Testing with Relaxation Oscillators on Unit-to-unit Variations of ICs,
2024 International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), Okinawa, Jul. 2024. Daichi Akamatsu, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Design of an Efficient PRPG for Testing an Approximate Multiplier Using Truncation,
Proc. of 2024 International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), Okinawa, Jul. 2024.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ITC-CSCC62988.2024.10628389
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(DOI: 10.1109/ITC-CSCC62988.2024.10628389) Hiroyuki Yotsuyanagi :
On the application of boundary scan design with embedded time-to-digital converter to 3D stacked IC,
Proc. 2023 IEEE International Test Conference in Asia, Matsue, Sep. 2023. Shogo Tohkai, Daichi Akamatsu, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Test Pattern Generation Method for an Approximate Multiplier Considering Acceptable Faults,
Proc. 2023 IEEE International Test Conference in Asia, 1-6, Matsue, Sep. 2023.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ITC-Asia58802.2023.10301158
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(DOI: 10.1109/ITC-Asia58802.2023.10301158) Miki Hayato, Eisuke Ohama, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Evaluation of a PUF Embedded in the Delay Testable Boundary Scan Circuit,
Proc. of 2023 International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), 896-901, Cheju, Jun. 2023.

(要約): In recent years, as a security technology against counterfeit IC, Physically unclonable function (PUF) has been proposed that generates unique values based on manufacturing variability information that is difficult to be replicated. However, it requires area overhead to embed the PUF design into an IC to generate unique responses. In order to reduce the area overhead, we propose a method to make delay testing using design-for-testability also function as a PUF. In addition, we applied the unanimous selection method to generate unique values using the proposed method. We fabricated the prototype ICs in two different manufacturing lots and evaluated the stability and uniqueness of the PUF. The results show that different eigenvalues were generated for all chips, including those with different manufacturing lots.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ITC-CSCC58803.2023.10212656
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(DOI: 10.1109/ITC-CSCC58803.2023.10212656) Ohmatsu Masao, Yuto Ohtera, Yuki Ikiri, Hiroyuki Yotsuyanagi, Shyue-Kung Lu and Masaki Hashizume :
Enhanced Interconnect Test Method for Resistive Open Defects in Final Tests with Relaxation Oscillators,
Proc.of IEEE 31st Asian Test Symposium, 49-53, Nov. 2022.

(要約): Resistive open defects may occur at interconnects between a printed circuit board and ICs in solder process. An enhanced test method in final tests and a built-in test circuit are proposed to detect resistive open defects of small resistance with relaxation oscillator embedded in ICs in this paper. It is examined by Spice simulations what resistive open defects can be detected. The results show that resistive open defects of 23.4 Ω and above are detected by the test method in a test speed of 1 MHz per an interconnect.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS56056.2022.00021
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(DOI: 10.1109/ATS56056.2022.00021, Elsevier: Scopus) Masao Ohmatsu, Fumiya Sako, Ikiri Yuki, Hiroyuki Yotsuyanagi, Lu Shyue-Kung and Masaki Hashizume :
Detectability of Open Defects at Interconnects between Dies in 3D Stacked ICs with Relaxation Oscillators,
Proc. of IEEE CPMT Symposium Japan 2022, 94-95, Kyoto, Nov. 2022.

(要約): Detectability of a test method utilizing a relaxation oscillator is examined by circuit simulations for open defects between dies in 3D stacked ICs, The results show that resistive open defects of O.6Ω above are detected.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ55786.2022.10034736
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(DOI: 10.1109/ICSJ55786.2022.10034736, Elsevier: Scopus) Hiroyuki Yotsuyanagi, Kohji Arimoto, Koji Makino and Masaki Hashizume :
Scan Shift Reduction in Delay Testing using Bounary Scan with Embedded TDC,
the 22nd IEEE Workshop on RTL and High Level Testing, Online, Nov. 2021. Yuya Okumoto, Hiroyuki Yotsuyanagi, Masaki Hashizume and Shyue-Kung Lu :
Detectable Resistance Increase of Open Defects in Assembled PCBs by Quiescent Currents through Embedded Diodes,
Proc. of 2021 International Conference on Electronics Packaging (ICEP), Tokyo, May 2021.

(要約): It is discussed in this paper what resistance increase can be detected by an electrical interconnect test method that occurs after shipping to market at interconnects between ICs and printed circuit boards. The test method is based on a quiescent current made flow through a diode embedded for the tests. Independently of the current variations caused by process variations of ICs, we show by Spice simulations that resistance increase of 0.5 Ω can be detected by the test method with a measurement tool of 0.1mV resolution.
(出版サイトへのリンク): ● Publication site (DOI): 10.23919/ICEP51988.2021.9451913
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(DOI: 10.23919/ICEP51988.2021.9451913) Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama and Shyue-Kung Lu :
Recovery of Defective TSVs with A Small Number of Redundant TSVs in 3D Stacked ICs,
the 21st IEEE Workshop on RTL and High Level Testing, Online, Nov. 2020.

(要約): A repair circuit is proposed to recover defective Through Silicon Vias (TSVs) in a 3D stacked ICs in this paper. A defective TSV is replaced to a defect-free one in a small number of redundant TSVs with the circuit. The number is specified from yield of TSVs in the fabrication process. The circuit size is small, since the number of redundant TSVs is small. The circuit is evaluated by Spice simulation. The results show that a TSV is connected to a defect-free one with a small area overhead and a small additional delay.

Kanami Nagata, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Time Reduction of Small Delay Testing for Scan Design with Embedded TDC,
the 21st IEEE Workshop on RTL and High Level Testing, Online, Nov. 2020. Sako Fumiya, yuki ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Yokoyama Hiroshi and Shyue-Kung Lu :
Temperature Sensing with a Relaxation Oscillator in CMOS ICs,
Proc. of The 35th International Technical Conference on Circuits/Systems, Computers and Communications, 141-144, Jul. 2020.

(要約): Temperature monitoring is indispensable for realizing a long life in ICs, since reliability of ICs is affected by the temperature. We propose a temperature sensor based on an oscillation frequency of a relaxation oscillator embedded in an IC. In order to examine feasibility of the temperature monitoring, we designed a sensor circuit utilizing a relaxation oscillator and examined it by SPICE simulations. The simulation results show that temperatures in ICs can be estimated by a single regression straight line with a small error under process variations of MOSs in the ICs.
(キーワード): センサ (sensor) / Relaxation Oscillator / アナログ電子回路 (analog electronic circuits)
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(Elsevier: Scopus) Toshiaki Satoh, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Delay Elements in Boundary Scan Cells for Delay Testing of 3D IC Interconnection,
Proc. of The IEEE 2019 International 3D Systems Integration Conference, P4023-1-P4023-4, Sendai, Oct. 2019.

(要約): For testing delay faults in 3D IC interconnection, we have proposed a DFT (Design-for-Testability) method for TSVs using a modified boundary scan circuit with embedded Time-to-Digital Converter (TDCBS). A TDCBS cell has a delay element to form a delay line. In this paper, for improving delay resolution, delay gates that have small propagation delay time are investigated and implemented as a delay line. In order to prevent pulse shrinking of transition signal through a delay line, the proposed cell is designed to reduce the difference in transition delay between the delay for rising transition and for falling transition. The measurement results for an experimental chip show the effectiveness of our new design.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/3DIC48104.2019.9058908
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(DOI: 10.1109/3DIC48104.2019.9058908, Elsevier: Scopus) Hanna Soneda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Field Test Method of Resistive Open Defects between Dies by Quiescent Currents through Embedded Diodes,
Proc. of The IEEE 2019 International 3D Systems Integration Conference, P4022-1-P4022-5, Sendai, Oct. 2019.

(要約): Dies in 3D stacked ICs are connected with Through-Silicon-Vias or micro bumps. Resistive open defects may occur at interconnects between the dies in fabrication process. The defects may grow to an open circuit fault in the field after shipping to a market. In this paper, a field test method is proposed so as the defect to be detected after shipping to a market before it becomes an open circuit fault. This test method is based on a quiescent supply current that is made flow through an interconnect between dies only in tests. It is shown by Spice simulation that an increase of 0.01Ω is detected by the test method in field tests.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/3DIC48104.2019.9058777
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(DOI: 10.1109/3DIC48104.2019.9058777, Elsevier: Scopus) Shuya Kikuchi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Delay Measurement under Delay Variations in Boundary Scan Circuit with Embedded TDC,
Proc. 2019 IEEE International Test Conference in Asia, 169-174, Tokyo, Sep. 2019.

(要約): With the high integration of integrated circuits, small delay faults have occurred as the cause of a circuit failure. We have proposed a method for testing small delay faults using a boundary scan circuit with embedded TDC (TDCBS). In this method, delay faults are detected by using the number of stages in which a transition signal has propagated through a delay line. However, there exists delay variation in a delay line. This paper investigated delay variation by measuring transition delay for different paths in the delay line. In addition, to calibrate delay variation, we investigated a calibration method for considering the variation of wire length and delay in a delay line in TDCBS. Measurement results for an experimental chip show that the method can compensate the variations in the delay line.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ITC-Asia.2019.00042
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(DOI: 10.1109/ITC-Asia.2019.00042, Elsevier: Scopus) Michiya Kanda, Daisuke Yabui, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Stand-by Mode Test Method of Interconnects between Dies in 3D ICs with IEEE 1149.1 Test Circuits,
Proc. of IEEE CPMT Symposium Japan 2018, 189-192, Kyoto, Nov. 2018.

(要約): In this paper, we propose a stand-by interconnect test method of 3D stacked ICs with IEEE 1149.1 test circuits embedded in dies. Resistive open defects are detected after shipping to a market by the test method that occur at input interconnects of dies operating at a stand-by mode. Feasibility of the stand-by tests is examined by SPICE simulation. It is shown that a resistive open defect of 83kΩ and above can be detected at a test speed of 20MHz by the test method.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2018.8602560
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(DOI: 10.1109/ICSJ.2018.8602560) Yuta Matsumoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Resistive Open Defect Detection in SoCs by a Test Method Based on Injected Charge Volume after Test Input Application,
Proc. of IEEE CPMT Symposium Japan 2018, 141-142, Kyoto, Nov. 2018.

(要約): A test method is proposed of resistive open defects in an SoC by means of charge volume injected from the VDD terminal. The charge is injected after providing a test input vector from a charge injector instead of a DC power voltage source. It is shown by Spice simulation that a resistive open defect in four parallel inverter chain circuits of 30 stages whose resistance is larger than 10kΩ can be detected by the test method.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2018.8602818
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85061740936

(DOI: 10.1109/ICSJ.2018.8602818, Elsevier: Scopus) Satoshi Hirai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Time Reduction on Testing Delay Faults in 3D ICs Using Boundary Scan Design,
Proc.of IEEE 27th Asian Test Symposium, 7-12, Hefei, Oct. 2018.

(要約): A boundary scan design with embedded time-to- digital converter (TDCBS) has been proposed for testing small delay faults. In this paper, the TDCBS is applied for testing TSVs in 3D IC. To reduce test application time of the TDCBS, we propose a modified TAP controller that utilizes the bypass mode for reducing unnecessary scan shifts during observation of the captured results. The simulation for an experimental circuit is shown to evaluate the effectiveness of the proposed method. Keywords delay
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2018.00013
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85060031897

(DOI: 10.1109/ATS.2018.00013, Elsevier: Scopus) Ishihara Ken, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Resistive Open Defects in 3D Stacked ICs Detected by Electrical Interconnect Testing with a Charge Injector Made of MOS Capacitors,
Proc. of 33rd International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2018), 114-117, Bangkok, Jul. 2018. Jumpei Kawano, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Design and Evaluation of a TDC Cell Embedded in the Boundary Scan Circuit for Delay Fault Testing of 3D ICs,
Proc. of 33rd International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2018), 110-113, Bangkok, Jul. 2018. Toshinori Hosokawa, Morito Niseki, Masayoshi Yoshimura, Hiroshi Yamazaki, Masayuki Arai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Sequentially Untestable Fault Identification Method Based on n-Bit State Cube Justification,
24th IEEE International Symposium on On-Line Testing and Robust System Design, Spain, Jul. 2018.

(要約): Non-scan based test generation is required to reduce test cost and improve security. However, sequential test generation consumes a lot of time to identify untestable faults. Therefore, it is important to identify untestable faults in the preprocessing of the test generation. In this paper, an unreachable state identification method, which identifies whether states on a few flip-flops can be justified using SAT, and an untestable fault identification method using the unreachable states are proposed. Experimental results show that our proposed method was effective compared with conventional methods.
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/IOLTS.2018.8474268
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85055817233

(DOI: 10.1109/IOLTS.2018.8474268, Elsevier: Scopus) Jumpei Kawano, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Effect of Routing in Testing a TSV Array Using Boundary Scan Circuit with Embedded TDC,
Proc. of International Forum on Advanced Technologies 2018, P1-13-1-P1-13-3, Tokushima, Japan, Mar. 2018. Alia Ashikin Fara, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Tests for Capacitive Open Defects in Assembled PCBs,
Proc. of International Forum on Advanced Technologies 2018, P1-12-1-P1-12-3, Tokushima, Japan, Mar. 2018. Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Resistive Open Defect Detection in 3D ICs with a Comparator of Offset Cancellation Type under Process Variation,
Proc. of International Forum on Advanced Technologies 2018, P1-11-1-P1-11-3, Tokushima, Japan, Mar. 2018. Miyatake Noriko, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama and Tetsuo Tada :
Oscillation Frequency Estimation of Ring Oscillator for Interconnect Tests in 3D Stacked ICs,
Proc. of 2018 RISP International Workshop on Nonlinear Circuits, Communications, 659-662, Mar. 2018.

(要約): A powerful electrical test method with a ring oscillator has been proposed to detect resistive open defects at interconnects between dies in 3D ICs. An oscillation frequency of the ring oscillator and the testability of the test method may change with temperature. Thus, we designed a ring oscillator and examined what extend the oscillation frequency of the ring oscillator changed with temperature by Spice simulation. The simulation results show that the frequency depends on temperature but is able to be estimated by a linear regression method precisely.

Hanna Soneda, Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Kung Shyue LU :
Detectable Resistive Open Defects in 3D ICs with Electrical Interconnect Test Circuit Made of Diodes,
Proc. of 2018 RISP International Workshop on Nonlinear Circuits, Communications, 655-658, Mar. 2018.

(要約): We have proposed an electrical test method for detecting open defects that occur at interconnect between dies in 3D ICs and a built-in test circuits for the tests. The test method is based on supply current that is made flowthrough an interconnect to be tested. Testability of the test method may depend on process variation, since the test method utilizes the built-in test circuit. We have examined what resistance of an open defect can be detected by the test method under a process variation by Spice simulation.The results show that resistive open defects of 56 or more can be detected by the test method.

Morito Niseki, Toshinori Hosokawa, Masayoshi Yoshimura, Hiroshi Yamazaki, Masayuki Arai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Sequentially Untestable Fault Identification Method Based on State Cube Justification,
the 18th IEEE Workshop on RTL and High Level Testing, 43-46, Taipei, Dec. 2017. Satoshi Hirai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Reordering Delay Elements in Boundary Scan Circuit with Embedded TDC,
the 18th IEEE Workshop on RTL and High Level Testing, Taipei, Dec. 2017. Shyue-Kung Lu, Shu-Chi Yu, Masaki Hashizume and Hiroyuki Yotsuyanagi :
Fault-Aware Page Address Remapping Techniques for Enhancing Yield and Reliability of Flash Memories,
Proc.of IEEE 26th Asian Test Symposium, 249-254, Taipei, Nov. 2017.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2017.55
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85045203112

(DOI: 10.1109/ATS.2017.55, Elsevier: Scopus) Ayumu Kambara, Hiroyuki Yotsuyanagi, Daichi Miyoshi, Masaki Hashizume and Shyue-Kung Lu :
Open Defect Detection with a Built-in Test Circuit by IDDT Appearance Time in CMOS ICs,
Proc.of IEEE 26th Asian Test Symposium, 237-242, Taipei, Nov. 2017.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2017.53
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85045184667

(DOI: 10.1109/ATS.2017.53, Elsevier: Scopus) Kouhei Ohtani, Naho Osato, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Resistive Open Defects Detected by Interconnect Testing Based on Charge Volume Injected to 3D ICs,
Proc. of IEEE CPMT Symposium Japan 2017, 231-234, Kyoto, Nov. 2017.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2017.8240124
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85049240955

(DOI: 10.1109/ICSJ.2017.8240124, Elsevier: Scopus) Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Built-in Current Sensor Made of a Comparator of Offset Cancellation Type for Electrical Interconnect Tests of 3D ICs,
Proc. of IEEE CPMT Symposium Japan 2017, 137-138, Kyoto, Nov. 2017.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2017.8240131
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85049257021

(DOI: 10.1109/ICSJ.2017.8240131, Elsevier: Scopus) Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Defective Level Monitor of Open Defects in 3D ICs with a Comparator of Offset Cancellation Type,
2017 IEEE Int. Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), 1-4, Cambridge, Oct. 2017.

(要約): 3D IC内にIEEE1149.1テスト回路が適用されたIC間の接続の欠陥レベルモニタとしてIC内の静的電源電流を用いる手法を提案する．オフセットキャンセル型比較回路を用いることで5Ωの精度での断線故障の観測可能性を示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DFT.2017.8244446
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85046006104

(DOI: 10.1109/DFT.2017.8244446, Elsevier: Scopus) Yuuya Ohama, Masaki Hashizume, Hiroyuki Yotsuyanagi, Yoshinobu Higami and Hiroshi Takahashi :
On Selection of Adjacent Lines in Test Pattern Generation for Delay Faults Considering Crosstalk Effects,
Proc. of 17th International Symposium on Communications and Information Technologies, 96-100, Cairns, Sep. 2017.

(要約): 断線故障発生時の隣接線間のカップリング容量の影響を考慮するテストパターン生成において，検査対象信号線と隣接線の信号遷移タイミングを概算し，影響の小さい信号線を信号遷移割り当て対象から除外する隣接配線の選択手法を提案する．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ISCIT.2017.8261186
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85049501874

(DOI: 10.1109/ISCIT.2017.8261186, Elsevier: Scopus) Kouhei Ohtani, Naho Osato, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Defect Level Monitor of Resistive Open Defect at Interconnects in 3D ICs by Injected Charge Volume,
Proc. of 17th International Symposium on Communications and Information Technologies, 46-50, Cairns, Sep. 2017.

(要約): 3D ICのダイ間の抵抗性断線の欠陥レベルモニタとして，電圧源からの供給電荷量をオンラインテスト時に監視し，2Ω以上の抵抗性断線の検出を行う検査容易化回路を提案する．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ISCIT.2017.8261176
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85049520908

(DOI: 10.1109/ISCIT.2017.8261176, Elsevier: Scopus) Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Capacitive Open Detection in 3D ICs with A Built-in Comparator of Offset Cancellation Type,
IEEE 2017 Taiwan and Japan Conference on Circuits and Systems, Okayama, Aug. 2017. Michiya Kanda, Masaki Hashizume, Akihiro Odoriba, Yohei Kakee, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Built-in Test Circuit Using A Comparator of Offset Cancel Type for Electrical Interconnect Tests of 3D Stacked ICs,
Proc. of International Forum on Advanced Technologies 2017, 233-235, Hualien, Taiwan, Mar. 2017. Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Test Input Vectors for Detecting Stuck-at Faults at Address and Data Buses in 3D Stacked Memory ICs,
Proc. of International Forum on Advanced Technologies 2017, 127-129, Hualien, Taiwan, Mar. 2017. Zheng-Hong Cai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Modified PRPG for Test Data Reduction Using BAST Structure,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 441-444, Guam, Mar. 2017. Fara Ashikin Binti Ali, Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Capacitive Open Defect Detection by Electrical Interconnect Test of 3D ICs without Boundary Scan Flip Flops,
Proc. of the 17th IEEE Workshop on RTL and High Level Testing, 1-2-1-1-2-6, Hiroshima, Nov. 2016.

(要約): Three-dimensional (3D) integration using Through-Silicon Via (TSV) has been proposed as an excellent alternative to cope with the challenges faced by the current 2D technology. A 3D IC using TSV is fabricated by stacking multiple dies and vertically connected by TSVs and/or micro bumps. This enables the interconnects in the 3D IC to be shortened and high performance improvement to be achieved. However, there are open defects, such as voids and cracks, that occur between dies in 3D IC that can decrease the performance of the chip. Conventionally, a boundary scan embedded inside IC is used in order to test the interconnects. On the other hand, there is also a case where the IC not embedded with boundary scan is used. In this paper, we propose an electrical test circuit of 3D IC that does not implement boundary scan flip flops. The testability of the electrical test is evaluated by SPICE simulation. Capacitive open defects occuring at interconnect are detected by the test method. Simulation results show that capacitive open defect generating no logical errors can be detected by our method at a test speed of 1MHz.

Takumi Kawaguchi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Control Circuit and Observation Conditions for Testing Multiple TSVs Using Boundary Scan Circuit with Embedded TDC,
Proc. of the 17th IEEE Workshop on RTL and High Level Testing, 1-3-1-1-3-6, Hiroshima, Nov. 2016.

(要約): In this study, we design the control circuit for boundary scan circuit with embedded Time-to-Digital Converter (TDCBS) and derive the observation condition of delay amounts of TSVs (Through Silicon Via) to implement TDCBS for testing TSVs in 3-Dimensional IC (3DIC). TSVs may cause small delay fault that is impossible to detect using conventional logic testing methods due to the complexity of the manufacturing process of interconnects in 3DIC including TSVs and microbumps. Although we have been proposed a DFT (Design For Testability) method for TSVs using TDCBS, the application of TDCBS in 3DIC will cause an increase in number of dedicated control pins and TSVs. In addition, it maybe difficult to observe each delay amounts of TSV in case of testing multiple TSVs. In this paper, to implement TDCBS for testing TSVs in 3DIC, we designed a circuit which can control the pins inside TDCBS circuit and explain the observation conditions for measuring delay of each TSV in case of testing multiple TSVs.

Ali Ashikin Binti Fara, Masaki Hashizume, Yuki Ikiri, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Testability for Resistive Open Defects by Electrical Interconnect Test of 3D ICs without Boundary Scan Flip Flops,
Proc. of IEEE CPMT Symposium Japan 2016, 137-138, Kyoto, Nov. 2016.

(要約): バウンダリスキャン設計を適用しないICが3次元積層された際の抵抗性断線の検査手法を提案する．検査時に入出力バッファ内に信号経路を形成する回路の挿入で，500kHzの検査速度で150Ω以上の抵抗性断線が検出されることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2016.7801302
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85010669834

(DOI: 10.1109/ICSJ.2016.7801302, Elsevier: Scopus) Kouhei Ohtani, Masaki Hashizume, Daisuke Suga, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Power Supply Circuit for Interconnect Tests Based on Injected Charge Volume of 3D IC,
Proc. of IEEE CPMT Symposium Japan 2016, 139-140, Kyoto, Nov. 2016.

(要約): 3D ICのダイ間接続テストのための電源回路と電気的検査容易化設計を提案する．提案手法では電源回路からの供給電荷量を元に故障判定を行う．Spiceシミュレーションにより20Ω以上の抵抗性断線故障が検査可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2016.7801303
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85010664460

(DOI: 10.1109/ICSJ.2016.7801303, Elsevier: Scopus) Masaki Hashizume, Akihiro Odoriba, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Built-in Defective Level Monitor of Resistive Open Defects in 3D ICs with Logic Gates,
Proc. of IEEE CPMT Symposium Japan 2016, 99-102, Kyoto, Nov. 2016.

(要約): 3D IC内の抵抗性断線について完全断線への成長過程を監視するための組込みテスト回路を提案する．提案回路を実装した試作ICの断線監視能力についてプリント基板を用いて評価した結果を示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2016.7801299
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-85010688871

(DOI: 10.1109/ICSJ.2016.7801299, Elsevier: Scopus) Fara Binti Ali Ashikin, Akihiro Odoriba, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Tests for Capacitive Open Defects in Assembled PCBs,
Proc. of International Design and Concurrent Engineering Conference 2016, Langkawi, Sep. 2016. Masaki Hashizume, Yudai Shiraishi, Hiroyuki Yotsuyanagi, Hiroshi Yokiyama, Tetsuo Tada and Shyue-Kung Lu :
Electrical Test of Resistive and Capacitive Open Defects at Data Bus in 3D Memory IC,
Proc. of International Design and Concurrent Engineering Conference 2016, Langkawi, Sep. 2016.

(要約): an electrical test method of resistive and capacitive open defects occurring at data bus lines between dies in a 3D memory IC is proposed. The test method is based on supply current of the IC. The number of test vectors for a 3D memory IC made of ND memory dies in the test method is 10*ND and small. Also, a defective interconnect is located by the test method. Feasibility of the tests is examined by some experiments for a circuit made of an SRAM IC on a printed circuit board. The experimental results show that a capacitive open defect and a resistive open one whose resistance is greater than 200 can be detected by the test method.

Kouhei Ohtani, Daisuke Suga, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Built-in Test Circuit for Injected Charge Tests of Open Defects in CMOS ICs,
Proc. of International Technical Conference on Circuits/Systems, Computers and Communications 2016, 291-294, Okinawa, Jul. 2016.

(要約): CMOS ICの断線故障検査のために電圧源からの注入電荷量に基づき故障判定を行う手法を提案する．試作ICに提案回路を実装し，実験により検査可能性について評価する．
(キーワード): SOC / BIST / open defect / Electrical Test

Masashi Okamoto, Akihiro Odoriba, Hiroyuki Yotsuyanagi, Masaki Hashizume and Shyue-Kung Lu :
A Built-in Test Circuit to Monitor Changing Process of Resistive Open Defects in 3D ICs,
Proc. of International Technical Conference on Circuits/Systems, Computers and Communications 2016, 295-298, Okinawa, Jul. 2016.

(要約): 抵抗性断線欠陥の進行プロセスを監視するための3D IC用組込みテスト回路を提案する．IEEE1149.1テスト回路と検査容易化設計された入出力バッファを用いた提案回路における監視の可能性をシミュレーションにより評価する．
(キーワード): 3D IC / Process Monitor / open defect / BIST

Takumi Miyabe, Masaki Hashizume, Hiroyuki Yotsuyanagi, Shyue-Kung Lu and Zvi Roth :
A Built-in Electrical Test Circuit for Detecting Open Leads in Assembled PCB Circuits with RC Integrator,
Proceedings of International Conference on Electronics Packaging 2016, 451-455, Sapporo, Apr. 2016.

(要約): BGA ICのリードとプリント基板間の断線について積分回路により生成する時変信号を印加することで検査する組込み電気的検査回路を提案する．断線故障は入力バッファをセンサとして用いることで電源電流の異常として検出される．
(キーワード): Open / PCB / Test

Ali Ashikin Binti Fara, Akihiro Odoriba, Masaki Hashizume, Shoichi Umezu, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Tests of Capacitive Open Defects at BGA ICs in Assembled PCB,
Proc. of International Forum on Advanced Technologies 2016, 229-231, Tokushima, Mar. 2016. Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Die Design for Cost reduction of 3F Stacked Memory ICs,
Proc. of International Forum on Advanced Technologies 2016, 79-80, Tokushima, Mar. 2016. Masaki Hashizume, Yuki Ikiri, Shoichi Umezu, Ali Ashikin Binti Fara, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Feasibility of Electrical Test for Open Defects at Address Bus in 3D Memory IC,
Proc. of International Forum on Advanced Technologies 2016, 51-53, Tokushima, Mar. 2016. Masaki Hashizume, Shoichi Umezu, Yuki Ikiri, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Test Circuit for Electrical Interconnect Tests of 3D ICs without Boundary Scan Flip Flops,
Proc. of the 16th IEEE Workshop on RTL and High Level Testing, 23-28, Mumbai, Nov. 2015.

(要約): A test circuit for an electrical interconnect test method is proposed of a 3D stacked ICs made of dies in which boundary scan flip flops are not embedded in this paper. Hard and resistive open defects occurring at interconnects between dies embedding the test circuit are detected by the test method. Feasibility of the electrical tests with the test circuit is evaluated by some experiments in a circuit made of a prototype IC and by Spice simulation. The experimental results show that a hard open defect and a resistive open one are able to be detected by the test method at a test speed of 500Hz. In the simulation results, they are detected at a test speed of 250MHz.

Masaki Hashizume, Shoichi Umezu, Yuki Ikiri, Ali Ashikin Binti Fara, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Interconnect Test Method of 3D ICs without Boundary Scan Flip Flops,
Proc. of IEEE CPMT Symposium Japan 2015, 136-139, Kyoto, Nov. 2015.

(要約): 3D IC の接続テスト手法として，バウンダリスキャン回路を用いない電気的検査法を提案する．試作回路により実験を行い500kHzの検査速度での完全断線故障と抵抗性断線の検査可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2015.7357381
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84964061341

(DOI: 10.1109/ICSJ.2015.7357381, Elsevier: Scopus) Akihiro Odoriba, Masaki Hashizume, Shoichi Umezu and Hiroyuki Yotsuyanagi :
A Design for Testability with nMOS Switches to Detect Open pins in Assembled PCBs,
Proc. of International Design and Concurrent Engineering Conference 2015, 31-1-31-6, Tokushima, Sep. 2015.

(要約): ICとプリント基板間のはんだオープンについてnMOSスイッチとダイオードを用いた検査容易化設計を提案する．入力保護回路とICコア間に付加回路を挿入し，バウンダリスキャンテスト回路を用いてテストパターンを印加し，供給電流の測定により検査を行う．シミュレーションと試作ICにより提案手法の有効性を評価する．

Hiroyuki Yotsuyanagi, Akihiro Fujiwara and Masaki Hashizume :
On TSV Array Defect Detection Method Using Two Ring-oscillators Considering Signal Transitions at Adjacent TSVs,
Proc. of IEEE 3D System Integration Conference 2015, TS8.24.1-TS8.24.4, Sep. 2015.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/3DIC.2015.7334594
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84962289242

(DOI: 10.1109/3DIC.2015.7334594, Elsevier: Scopus) Daisuke Suga, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Interconnect Test Method of 3D ICs by Injected Charge Volume,
Proc. of IEEE 3D System Integration Conference 2015, TS8.19.1-TS8.19.5, Sendai, Sep. 2015.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/3DIC.2015.7334588
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84962274243

(DOI: 10.1109/3DIC.2015.7334588, Elsevier: Scopus) Kosuke Nanbara, Akihiro Odoriba, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Interconnect Test of 3D ICs Made of Dies without ESD Protection Circuits with a Built-in Test Circuit,
Proc. of IEEE 3D System Integration Conference 2015, TS8.22.1-TS8.22.5, Sendai, Sep. 2015.

(出版サイトへのリンク): ● Publication site (DOI): 10.1109/3DIC.2015.7334592
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84962313695

(DOI: 10.1109/3DIC.2015.7334592, Elsevier: Scopus) Masaki Hashizume, Singo Saijyo and Hiroyuki Yotsuyanagi :
Electrically Testable CMOS Image Pixel Circuit,
Proc. of IEEE 2015 European Conference on Circuit Theory and Design, 1-4, Trondheim, Aug. 2015.

(要約): CMOS画素回路の電気的検査法として，光を照射せずに検査可能な検査容易化設計手法を提案する．SPICEシミュレーションにより断線故障の89%が提案手法にて検出可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ECCTD.2015.7300000
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ECCTD.2015.7300000

(DOI: 10.1109/ECCTD.2015.7300000) Daisuke Suga, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Electrical Test for Open Defects in CMOS ICs by Injected Charge,
Proc. of International Technical Conference on Circuits/Systems, Computers and Communications 2015, 653-656, Seoul, Jun. 2015.

(要約): CMOS ICの断線故障の検査手法として，電源電圧源からの電荷供給量に基づき故障を検出する手法を提案する．インバータチェイン回路内に発生する断線故障に対して提案手法を適用し故障検出が可能であることを示す．
(キーワード): CMOS IC / Open Defect / Electrical Test

Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Repair Circuit of TSVs in a 3D Stacked Memory IC,
Proc. of International Technical Conference on Circuits/Systems, Computers and Communications 2015, 431-434, Seoul, Jun. 2015.

(要約): 3D IC のシリコン貫通ビアのリペア回路を提案する．故障TSVを正常TSVに接続変更するためのスイッチ回路を設計し，小面積で付加遅延も小さいことをSpiceシミュレーションにて評価した．
(キーワード): 3D IC / Repair Circuit / TSV / Yield Improvement

Akihiro Odoriba, Shoichi Umezu, Masaki Hashizume, Hiroyuki Yotsuyanagi, Ali Ashikin Binti Fara and Shyue-Kung Lu :
A Testable Design for Electrical Interconnect Tests of 3D ICs,
Proceedings of 2015 International Conference on Electronics Packaging and iMAPS All Asia Conference, 718-722, Kyoto, Japan, Apr. 2015.

(要約): 3D ICのダイ間の断線故障を検出する電気的検査法としてIEEE1149.1テスト回路を用いてテストパターンを印加する手法を提案する．シミュレーションにて1GHzのテスト速度の下で完全断線故障と抵抗性断線故障の検出可能性を評価する．
(キーワード): Open Defect / 3D IC / Test
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICEP-IAAC.2015.7111105
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84936077882

(DOI: 10.1109/ICEP-IAAC.2015.7111105, Elsevier: Scopus) Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Switch Circuit for Repairing Defective TSVs in a 3D Stacked Memory IC,
Proc. of International Forum on Advanced Technologies 2015, 160-161, Tokushima, Mar. 2015. Masaki Hashizume, Shoichi Umezu, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Built-in Supply Current Test Circuit for Electrical Interconnect Tests of 3D ICs,
Proc. of IEEE 3D System Integration Conference 2014, O7-1-O7-6, Kinsdale, Ireland, Dec. 2014.

(要約): 3D ICの接続テストのための組込み電流テスト回路を提案する．試作ICとシミュレーションにより，1MHzのテスト速度の下で10nFの容量断線，1kΩの抵抗断線が検出可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/3DIC.2014.7152148
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/3DIC.2014.7152148

(DOI: 10.1109/3DIC.2014.7152148) Chih-Chan Fang, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Test Pattern Matching Method on BAST Architecture for Test Data Reduction by Controlling Scan Shift,
Proc. of the 15th IEEE Workshop on RTL and High Level Testing, 130-134, Nov. 2014.

(要約): テストデータ量の削減のために，ATPG手法と組込み自己テスト(BIST)を併用するBIST-aidedスキャンテスト(BAST)が提案されている．本論文ではBAST構成でのビット反転や乱数パターンのスキップに必要なテストデータの削減のためのテストパターンマッチング手法を提案する．より少ないBASTコードをもたらすマッチングを見つけるために従来法でのマッチング結果の修正を行う．提案手法ではPRPGパターンの最後尾とマッチしたATPGパターンを選択し，BASTコードを削減可能な他のマッチングを探索する．ベンチマーク回路に対する適用結果を示す．

Jun Yamashita, Hiroyuki Yotsuyanagi, Masaki Hashizume, Yoshinobu Higami and Hiroshi Takahashi :
On SAT-based Test Generation for Resistive Open Using Delay Variation Caused by Effect of Adjacent Lines,
Proc. of the 15th IEEE Workshop on RTL and High Level Testing, 49-53, Nov. 2014.

(要約): 微小遅延はプロセスばらつきと故障の影響との区別が難しいため検査困難である．故障回路では正常回路に比べカップリング容量の影響を強く受ける．本論文では，抵抗性断線故障用のテストパターンペアをSATベースATPGを用いて生成する手法を提案する．テストパターンペア間でのパス遅延の差分により抵抗性断線故障を検出する．さらにパス遅延の差分を推定するためオープン故障シミュレータを用いる．ベンチマーク回路に対する本手法の適用結果を示す．

Masaki Hashizume, Yudai Shiraishi, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Threshold Setting of Electrical Test Method for Open Defects at Data Bus in 3D SRAM IC,
Proc. of the 15th IEEE Workshop on RTL and High Level Testing, 64-68, Nov. 2014.

(要約): 3D SRAM ICのデータバスに発生する断線欠陥を検出する電気的テスト法でのしきい値設定手法を提案する．データバス上の完全断線と半断線を対象とし，ICの電源電流に基づきテストを行う．プリント基板上に実装したSRAM ICで構成される回路に対して提案するしきい値設定手法の評価実験を行った．実験結果よりしきい値はテストでアクセスされるメモリのデータバスと記憶されたデータに応じて設定が必要であることが確認された．

Kousuke Nambara, Shoichi Umezu, Hiroyuki Yotsuyanagi, Masaki Hashizume and Shyue-Kung Lu :
Threshold Value Estimation of Electrical Interconnect,
Proc. of IEEE CPMT Symposium Japan 2014, 158-161, Nov. 2014.

(要約): 3D ICのダイ間配線での断線欠陥を検出する電気的配線テストのしきい値を推定する手法を提案する．プリント基板上に実装した試作ICで構成する回路のしきい値を提案手法で推定した．実験結果より本手法で推定したしきい値を用いて16.1Ω以上の抵抗性断線欠陥が検出可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2014.7009634
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84922827098

(DOI: 10.1109/ICSJ.2014.7009634, Elsevier: Scopus) Hiroyuki Yotsuyanagi, Hiroki Sakurai and Masaki Hashizume :
Delay Line Embedded in Boundary Scan for Testing TSVs,
Fifth IEEE International Workshop on Testing Three-Dimensional Stacked Integrated Circuits, Seattle, Oct. 2014.

(要約): 本論文ではバウンダリスキャン設計に組込んだタイムデジタイザを用いて3D ICの配線で起こる以上遅延の検出を行うテスト手法を提案する．バウンダリスキャンセルを，下部ダイでは上部ダイへの入力遷移を供給する遅延線として用い，上部ダイでは入力遷移を遅延させてキャプチャを行う．提案するバウンダリスキャン設計を試作チップに実装し，3D ICのTSVでの遅延検出への適用可能性を評価した．

Masaki Hashizume, Shohei Suenaga and Hiroyuki Yotsuyanagi :
A Built-in Test Circuit for Detecting Open Defects by IDDT Appearance Time in CMOS ICs,
Proc. of the 3rd International Conference on Design and Concurrent Engineering, Sep. 2014. Yudai Shiraishi, Masaki Hashizume, Hiroyuki Yotsuyanagi, Tetsuo Tada and Shyue-Kung Lu :
Electrical Test Method of Open Defects at Data Buses in 3D SRAM IC,
Proc. of International Conference on Electronics Packaging 2014, 235-238, Apr. 2014.

(要約): 3D SRAM ICのデータバスで生じる断線欠陥を検出する電気的テスト手法を提案する．データバス上の完全断線と半断線を対象とし，ICの電源電流を用いて検査を行う．提案法ではテスト用の回路を付加する必要がない．プリント基板上にSRAM ICを実装した回路で本テスト手法の適用可能性の評価実験を行った．実験結果より300Ω以上の抵抗性断線欠陥が本テスト法で検出可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICEP.2014.6826696
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84903741590

(DOI: 10.1109/ICEP.2014.6826696, Elsevier: Scopus) Shoichi Umezu, Masaki Hashizume and Hiroyuki Yotsuyanagi :
A Built-in Supply Current Test Circuit for Pin Opens in Assembled PCBs,
Proceedings of International Conference on Electronics Packaging 2014, 227-230, Toyama, Apr. 2014.

(要約): 本論文ではCMOS ICのピンオープンを検出する電気的テスト用組込みテスト回路を提案する．本テスト手法ではテスト時に対象ピンに電流が流れる．オープン故障は正常回路での電流と測定結果との差分で検出される．SPICEシミュレーションでテストの適用可能性を評価し，1MHzのテスト速度でピンオープンが検出可能であることを確認した．
(キーワード): Open / PCB / Test
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICEP.2014.6826694
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84903709572

(DOI: 10.1109/ICEP.2014.6826694, Elsevier: Scopus) Akira Ono, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Pin Open Detection of BGA IC by Supply Current Testing,
Proceedings of International Conference on Electronics Packaging 2014, 231-234, Toyama, Japan, Apr. 2014.

(要約): 本論文では，PCBに実装されたCMOS論理ICのピンオープンの検査手法を提案する．本検査手法はテストプロープで対象ピンに時変信号を与えた際に流れる電源電流を用いる．テスト信号はVDD以下の振幅でテスト可能であり，テストベクトル生成は不要である．また提案手法ではテストプローブで複数同時に検査可能である．本テスト手法はBGA ICのように外観ではハンダ部が隠れているデバイスに対して適用可能である．実験によりBGA ICのピンオープンが電源電流テストで検出されることを示す．
(キーワード): Open / PCB / Test
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICEP.2014.6826695
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84903736715

(DOI: 10.1109/ICEP.2014.6826695, Elsevier: Scopus) Shohei Suenaga, Masaki Hashizume, Hiroyuki Yotsuyanagi, Shyue-Kung Lu and Zvi Roth :
DFT for Supply Current Testing to Detect Open Defects at Interconnects in 3D ICs,
Proc. of IEEE Electrical Design of Advanced Packaging & Systems (EDAPS) Symposium, 60-63, Nara, Dec. 2013.

(要約): 本論文では3D ICのダイ間配線で起こる断線欠陥を検出する検査容易化設計手法を提案する．断線故障は対象配線に時変電圧信号を与えた際の電源電流で検出される．本テスト手法の有効性を実験とシミュレーションで評価し，検査容易化設計を適用したICでは電源電流の測定により断線欠陥が検出されることを確認した．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/EDAPS.2013.6724389
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/EDAPS.2013.6724389

(DOI: 10.1109/EDAPS.2013.6724389) Jun Yamashita, Hiroyuki Yotsuyanagi, Masaki Hashizume, Yoshinobu Higami and Hiroshi Takahashi :
On SAT-based Test Generation for Observing Delay Variation Caused by a Resistive Open Fault and Its Adjacent Lines,
Digest of Papers of the 14-th IEEE Workshop on RTL and High Level Testing, IV.2.F-1-IV.2.F-6, Yilan,Taiwan, Nov. 2013.

(要約): 抵抗性断線より微小遅延が生じると遅延のサイズは隣接線での信号遷移の影響を受ける．本論文では遅延故障の検出をテストパターンペア間でのパス遅延値の差により行う手法を提案する．パス遅延の差を拡げるために隣接線の多くに信号遷移を与えるテストパターンペアを生成する．隣接線の選択にはSAT手法を用いる．ベンチマーク回路に対する実験結果より提案手法の有効性を示す．

Akira Ono, Masao Takagi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Supply Current Test Method for Pin Open Defects in Assembled PCB Circuits,
Digest of Papers of the 14-th IEEE Workshop on RTL and High Level Testing, I.3.S-1-I.3.S-4, Yilan,Taiwan, Nov. 2013.

(要約): 本論文ではPCBに実装されたCMOS論理ICのピンオープンを検出するテスト手法を提案する．本テスト手法ではテストプローブにより対象ピンに時変信号を印加した際生じる電源電流を用いる．実験によりBGA ICのピンオープンが電源電流テストにより検出可能であることを示す．

Shoichi Umezu, Masaki Hashizume, Hiroyuki Yotsuyanagi, Shyue-Kung Lu and Zvi Roth :
Feasibility of Interconnect Tests of Open Defects in a 3D IC with a Built-in Supply Current Test Circuit,
Digest of Papers of the 14-th IEEE Workshop on RTL and High Level Testing, I.1.F-1-I.1.F-5, Yilan,Taiwan, Nov. 2013.

(要約): 3D IC内のダイ間配線で起こる断線欠陥を検出する電源電流テスト法と組込みテスト回路を提案する．本テスト回路ではIEEE1149.1テスト機構を用いて対象配線へのテストベクトルを印加する．組込みテスト回路を含む試作ICをプリント基板に実装し，断線欠陥の検出実験を行った．実験結果より，1kΩ以上の抵抗性断線と1nF未満の容量性断線がテスト速度1MHzのもとで検出されることを確認した．

Koji Yamazaki, Toshiyuki Tsutsumi, Hiroshi Takahashi, Yoshinobu Higami, Hiroyuki Yotsuyanagi, Masaki Hashizume and K. Kewal Saluja :
Diagnosing Resistive Open Faults Using Small Delay Fault Simulation,
Proc.of IEEE 22th Asian Test Symposium, 79-84, Yilan,Taiwan, Nov. 2013.

(要約): 抵抗性断線は微小遅延故障としてモデル化される．さらにディープサブミクロン技術において抵抗性断線で生じる付加遅延は故障線の抵抗のみではなく，隣接線の信号遷移にも依存することが知られている．本論文では微小遅延故障のシミュレーション手法を提案し，抵抗性断線の診断へ応用する．開発する故障シミュレータは1信号線上の全ての遅延故障を同時に処理可能である．シミュレーション結果は2段階で故障候補信号線の推定に用いられる．ISCAS89ベンチマーク回路への適用実験により多くの場合で故障信号線が正しく推定されることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2013.23
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2013.23

(DOI: 10.1109/ATS.2013.23) Masaki Hashizume, Tomoaki Konishi, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Testable Design for Electrical Testing of Open Defects at Interconnects in 3D ICs,
Proc.of IEEE 22th Asian Test Symposium, 13-18, Yilan,Taiwan, Nov. 2013.

(要約): 3D IC 内のダイ間配線で起こる断線欠陥を電気的テストで検出する検査容易化設計手法を提案する．IEEE1149.1テスト回路を用いて電気的テスト適用時に対象配線にテストベクトルを供給する．電気的テスト手法の有効性をSPICEシミュレーションおよび試作ICの実験により評価し，テスト速度1MHzのもとで断線欠陥が検出されることを確認した．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2013.13
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2013.13

(DOI: 10.1109/ATS.2013.13) Ei Haraguchi, Masaki Hashizume, Katsuya Manabe, Hiroyuki Yotsuyanagi, Tetsuo Tada, Shyue-Kung Lu and Zvi Roth :
Reduction Method of Number of Electromagnetic Simulation Times for Estimating Output Voltage at Hard Open TSV in 3D IC,
Proc. of IEEE CPMT Symposium Japan(ICSJ2013), 251-254, Kyoto, Nov. 2013.

(要約): 3D IC内の完全断線欠陥が発生した欠陥TSVの静的出力電圧の推定手法を提案する．提案手法により，推定に必要な3次元電磁界シミュレーション回数を削減できる．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2013.6756128
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84897487243

(DOI: 10.1109/ICSJ.2013.6756128, Elsevier: Scopus) Shohei Suenaga, Masaki Hashizume, Hiroyuki Yotsuyanagi, Tetsuo Tada and Shyue-Kung Lu :
Built-in IDDT Appearance Time Sensor for Detecting Open Faults in 3D IC,
Proc. of IEEE CPMT Symposium Japan(ICSJ2013), 247-250, Kyoto, Nov. 2013.

(要約): 3D IC内の断線故障を動的電源電流の発生時間により検出する組込みセンサを提案する．SPICEシミュレーションによりセンサが故障検出可能であることを確認する．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2013.6756127
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84897567378

(DOI: 10.1109/ICSJ.2013.6756127, Elsevier: Scopus) Hiroki Sakurai, Hiroyuki Yotsuyanagi, Masanori Nakamura and Masaki Hashizume :
Time-to-Digital Converter Embedded in Boundary-Scan Circuit and Its Application to 3D iC Testing,
International Test Conference 2013, PO30, Anaheim, Sep. 2013.

(要約): 本研究ではタイムデジタイザを組込んだバウンダリスキャン設計を用いて3D IC間配線で生じる異常遅延の評価を行うテスト手法を提案する．バウンダリスキャンセルは下部ダイでは入力生成ブロックとして，上部ダイでは遅延検出ブロックとして用いられる．他のテスト手法として隣接TSVの影響を用いて故障の影響を増強する手法も提案する．

Shoichi Umezu, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Testability of Open Defects at Interconnections in 3D ICs with a Built-in Test Circuit for Supply Current Testing,
International Test Conference 2013, PO29, Anaheim, Sep. 2013.

(要約): 3D IC内のダイ間に発生する断線欠陥を検出する電流テスト手法とテスト容易化設計手法を提案する．本テスト手法はIEEE1149.1テスト機構を用いてダイ間配線にテストベクトルを印加する．試作ICをPCBに実装した回路での実験により提案手法の有効性解析結果を示す．

Akira Ono, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Open Defect Detection in Assembled PCBs by Supply Current Testing with Electrodes Embedded inside ICs,
Proceedings of ICEP2013, 451-456, Osaka, Japan, Apr. 2013.

(キーワード): Open / Assembled PCB / Test

Masaki Hashizume, Masatake Akutagawa, Shyue-Kung Lu and Hiroyuki Yotsuyanagi :
Electrical Test Method of Open Defects at Bi-directional Interconnects in 3D ICs,
Proceedings of ICEP2013, 13-18, Osaka, Japan, Apr. 2013.

(キーワード): Open / 3D IC / Test / TSV

(名) Widianto, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Size Reduction of a Built-in Test Circuit for Locating Open Interconnects in 3D ICs,
Proc. of International Conference on Electronics, Information and Communication, 302-303, Bali, Indonesia, Feb. 2013.

(要約): 本論文では，3D IC内のダイ間配線での断線欠陥を検出するテスト選択回路を含む組込みテスト回路を提案する．テスト選択回路はテスト対象配線の選択に使用する．インバータゲートを断線欠陥検出のためのセンサとして用い，交流電圧信号を対象配線と断線センサ間に印加する．SPICEシミュレーションによる評価実験で対象配線の選択と断線故障の検出が可能であることを確認した．

(名) Widianto, Hiroyuki Yotsuyanagi, Akira Ono, Masao Takagi, Zvi Roth and Masaki Hashizume :
A Built-in Electrical Test Circuit for Interconnect tests in Assembled PCBs,
Proc. of IEEE CPMT Symposium Japan 2012, 201-204, Kyoto, Dec. 2012.

(要約): 本論文では，プリント基板のランドとIC間配線の断線欠陥を検出する組込みテスト回路を提案する．本テスト回路ではインバータゲートを断線センサとして用いる．対象配線とセンサ間に交流電圧信号を印加し欠陥検出のためのテスト入力信号として用いる．欠陥はセンサの電源電流を用いて検出される．SPICEシミュレーションにより断線欠陥がテスト回路によりテスト速度1MHzで検出可能であることを確認した．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ICSJ.2012.6523422
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ICSJ.2012.6523422

(DOI: 10.1109/ICSJ.2012.6523422) Jun Yamashita, Hiroyuki Yotsuyanagi, Masaki Hashizume and Kozo Kinoshita :
On Detectability Analysis of Open Faults Using SAT-based Test Pattern Generation Considering Adjacent Lines,
Digest of Papers of the 13-th IEEE Workshop on RTL and High Level Testing, 2.1.1-2.1.6, Niigata, Nov. 2012.

(要約): 断線故障の電圧は予測困難であるが，隣接線の多くに反転論理値を印加することで故障の影響が検出容易となる．我々はテストパターンが隣接線に検査に適した論理値を割り当てているかを評価するためにテストパターンの検出確率を定義する．本論文では，断線故障の検出確率の高いテストパターンを生成する手法を提案する．ベンチマーク回路に対する実験結果より提案手法の有効性を示す．

Masaki Hashizume, Shohei Kondo, Ei Haraguchi, Hiroyuki Yotsuyanagi, Tetsuo Tada and Zvi Roth :
Output Voltage Estimation Method of Hard Open TSV in 3D ICs,
Digest of Papers of the 13-th IEEE Workshop on RTL and High Level Testing, 6.1.1-6.1.5, Niigata, Nov. 2012.

(要約): 本論文では，3D IC に完全断線が生じたときの欠陥TSVの出力電圧を推定する手法を提案する．電圧は対象レイアウトの3次元電磁界シミュレーションから導出される近似関数を用いて推定する．10個のTSVを含むレイアウトに完全断線を挿入した場合の推定精度を評価した結果，4.1%の誤差で欠陥TSVの出力電圧を推定可能であった．

Masaki Hashizume, Tomoaki Konishi and Hiroyuki Yotsuyanagi :
Electrical Interconnect Testing of Open Defects in Assembled PCBs Utilizing IEEE 1149.1 Test Mechanism,
International Test Conference 2012, PO1, Anaheim, Nov. 2012.

(要約): ICとPCB間における断線欠陥を検出する電気的テスト手法を提案する．本テスト手法はIEEE 1149.1テスト機構を用いてICとPCB間配線にテストベクトルを供給する．本テスト手法はESD入力保護回路の修正を要するが，完全断線と抵抗性断線の検査が可能となる．本テスト手法の適用可能性を実験により評価したところ，完全断線と100Ω以上の抵抗性断線がテスト速度20MHzのもとで検出可能であり，また故障箇所の特定も可能であることが確認できた．

Tomoaki Konishi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Built-in Test Circuit for Supply Current Testing of Open Defects at Interconnects in 3D ICs,
Proc. of 4-th Electronics System Integration Technologies Conference(ESTC 2012), PA21.1_1-PA21.1_6, Amsterdam, Sep. 2012.

(要約): 本論文では3D ICのIC間配線の断線欠陥を静的電源電流を用いて検出する組み込み検査回路を提案する．提案手法では検査用信号をIEEE1149.1検査機構を用いて印加する．検査容易性をSpiceシミュレーションで評価した．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ESTC.2012.6542127
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ESTC.2012.6542127

(DOI: 10.1109/ESTC.2012.6542127) Takahashi Hiroshi, Higami Yoshinobu, Yamazaki Koji, Tsutsumi Toshiyuki, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Generation for Resistive Open Faults with Considering Adjacent Lines,
Proc. of 2012 International Technical Conference on Circuits/Systems, Computers and Communications, P-T2-06-1-P-T2-06-4, Sapporo, Jul. 2012.

(要約): 遅延故障サイズが隣接線での信号遷移の影響を受けることを想定した拡張遅延故障モデルを提案する．またLOCテストで抵抗性オープン故障用のテストパターンを生成する手法を提案する．実験結果より提案手法が遷移故障モデル用のテストパターンで検出できない抵抗性オープン故障を検出するパターンを生成可能であることを示す．

Shohei Suenaga, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Built-in Sensor for IDDT Testing of CMOS ICs,
Proc. of 2012 International Technical Conference on Circuits/Systems, Computers and Communications, E-M2-05-1-E-M2-05-4, Sapporo, Jul. 2012.

(要約): 本論文では，IDDTテストでCMOS論理回路内の断線欠陥を検出する組込みセンサを提案する．本テスト法は検査対象回路にテスト入力ベクトルを印加した際に発生する動的電源電流の発生時間を基に検査を行う．提案するセンサによるテスト可能性をSPICEシミュレーションで評価した．

Shingo Saijo, Hiroyuki Yotsuyanagi, Masaki Hashizume and Kozo Kinoshita :
Testable Design of CMOS Image Pixel Circuits for Electrical Testing,
Proc. of 2012 International Technical Conference on Circuits/Systems, Computers and Communications, D-W2-04-1-D-W2-04-4, Sapporo, Jul. 2012.

(要約): 本論文では電気的テストによるテストが可能なCMOS画素回路を設計する．提案の画素回路では光源なしでテストできるためテスト時間の短縮が期待される．画素回路を用いたCMOSイメージセンサを設計し，SPICEシミュレーションによる評価を行った．結果より，断線，短絡欠陥の69%が電気的テストにより検出可能であった．

Tomoaki Konishi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
An Electrical Test Circuit for Detecting Interconnect Open Defects in 3D ICs,
Proceedings of ICEP2012, 88-93, Tokyo, Japan, Apr. 2012.

(キーワード): Open / 3D IC / Test / TSV

Ei Haraguchi, Shohei Kondo, Katsuya Manabe, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Output Voltage of a Floating Metal Line Caused by a Neighboring Metal Line Bending at a Right Angle,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 233-236, Honolulu, Mar. 2012.

(要約): 3次元電磁界シミュレータを用いてIC内の金属配線に発生する完全断線の影響を解析する．故障配線に並走し直角に曲がる金属配線を対象レイアウトとし，その影響が故障配線に並走する直線配線のシミュレーション結果から推測可能かを評価する．評価結果より折れ線配線での大きなフリンジ効果が起こるため，断線配線での影響はレイアウトを考慮する必要があることを示す．

Yasuhiko Okada, Hiroyuki Yotsuyanagi and Masaki Hashizume :
The Test Vector Compaction Considering Compatible Flip-Flops for BIST-Aided Scan Test,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 449-452, Honolulu, Mar. 2012.

(要約): 本論文ではBAST構成におけるテストベクトル圧縮手法を提案する．テストベクトル数を削減するために，両立フリップフロップにおけるテストベクトルが数ビット矛盾していてもテスト圧縮を適用する．ISCAS89とITC99ベンチマーク回路への適用結果により提案手法の有効性を示す．

Hiroyuki Makimoto, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Measuring Timing Slack Using Boundary Scan with Time-to-Digital Converter for Detecting Delay Faults,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 445-448, Honolulu, Mar. 2012.

(要約): 本論文ではタイミングスラックの測定により遅延故障の検出を行うTDC組込み型バウンダリスキャン構成を提案する．提案手法では，従来法からタイミングスラックの観測部分を修正することでテスト実行時間の削減を行った．提案手法の動作をシミュレーションにより評価した．

Tomoaki Konishi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Supply Current Testing of Open Defects at Interconnects in 3D ICs with IEEE 1149.1 Architecture,
International 3D System Integration Conference, 8-2-1-8-2-6, Osaka, Feb. 2012.

(要約): 本論文ではIEEE1149.1構成を実装した2つのダイ間に発生する断線故障の検出および故障配線の同定を行う3D IC用の電源電流テスト手法を提案する．また，試作ICによる検査容易化手法と検査容易性の評価結果を示す．シミュレーション結果より断線故障を付加遅延0.7ns，検査時間10ns以内で検出可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/3DIC.2012.6262968
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84866875445

(DOI: 10.1109/3DIC.2012.6262968, Elsevier: Scopus) (名) Widianto, Hiroyuki Yotsuyanagi, Akira Ono, Masao Takagi and Masaki Hashizume :
A Built-in Test Circuit for Open Defects at Interconnects between Dies in 3D ICs,
International 3D System Integration Conference, P-2-31-1-P-2-31-5, Osaka, Feb. 2012.

(要約): 本論文では，3D IC内のダイ間配線に発生する断線欠陥の検出を行う組み込み検査回路を提案する．AC電圧を検査対象配線に印加する際のインバータゲートでの電源電流により断線欠陥の検出を行う．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/3DIC.2012.6263041
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84866841641

(DOI: 10.1109/3DIC.2012.6263041, Elsevier: Scopus) Hiroyuki Yotsuyanagi, Hiroyuki Makimoto and Masaki Hashizume :
A Boundary Scan Circuit with Time-to-Digital Converter for Delay Testing,
Proc. 20th Asian Test Symposium, 539-544, New Delhi, Nov. 2011.

(要約): 本論文では遅延故障検出のための検査容易化設計手法を提案する．微小遅延故障の影響を観測するため，タイムデジタイザを組込むバウンダリスキャンセルを提案する．提案するバウンダリスキャンセルではフリップフロップをスキャンパスの構築と回路応答の取り込みの両方に用いる．提案するバウンダリスキャン設計は他のコアやチップおよびそれらとの配線での遅延を検出する．基本的な動作をシミュレーションと試作ICで評価した．実験結果より遷移遅延の測定が可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2011.63
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-84856203460

(DOI: 10.1109/ATS.2011.63, Elsevier: Scopus) Masaki Hashizume, Yutaka Hata, Hiroyuki Yotsuyanagi and Yukiya Miura :
A Supply Current Testable Register String DAC of Decoder Type,
Proc. of 11th International Symposium on Communications and Information Technologies, 58-63, China, Hangzhou, Oct. 2011.

(要約): 本論文では，電源電流による検査容易な抵抗ストリング型DA変換器およびその検査手法を提案する．断線故障および短絡故障が提案手法により全入力パターンの50%の検査入力により可能である．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ISCIT.2011.6092183
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ISCIT.2011.6092183

(DOI: 10.1109/ISCIT.2011.6092183) Lee Heejin, Hiroyuki Yotsuyanagi, Sohn Kyungrak and Masaki Hashizume :
Feasibility of Operating Point Estimation in Lighting Circuit with Measured I-V Characteristics of LEDs,
Proc. of 2011 International Technical Conference on Circuits/Systems, Computers and Communications, 1026-1029, Gyeongju, Korea, Jun. 2011.

(要約): LED照明回路内のLEDのDC特性を測定し，回路の動作点を見積もる数値解析手法を提案する．LED照明回路の動作点予測の有効性について評価する．LED照明回路の設計に提案する解析手法は利用可能である．

Yoshihiko Miyamori, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Practical Testability of Supply Current Testable DACs of Resistor Type,
Proc. of 2011 International Technical Conference on Circuits/Systems, Computers and Communications, 1015-1018, Gyeongju, Korea, Jun. 2011.

(要約): 電源電流テスト容易な抵抗ストリング型DACを提案する．DACの実用的なテスト可能性を評価するため，回路シミュレータで3ビットおよび8ビットのDACのTR解析を行った．結果より，MOSの全ての欠陥が検出可能ではないが，テスト実行時間が短いためDACの初期段階での製造テストに提案手法が利用できる．

Tomoaki Konishi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Feasibility of Electrical Testing for Lead Opens of QFP ICs,
Proc. of 2011 International Technical Conference on Circuits/Systems, Computers and Communications, 688-691, Gyeongju, Korea, Jun. 2011.

(要約): 本論文ではCMOS QFP ICのリード浮きを検出する電気的検査手法を提案する．回路を検査するときに，対象リードの一つを電流が流れるようにすることで，欠陥のない回路の電流値と測定値の差異により断線欠陥の検出を行う．実験ではCMOS QFP IC のリード浮きを1MHzの速度で行うことが可能であった．

Shohei Kondo, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Faulty Effect of Soft Open Defect in TSV Caused by Logic Values of Neighboring TSVs,
Proc. of 2011 International Technical Conference on Circuits/Systems, Computers and Communications, 692-695, Gyeongju, Korea, Jun. 2011.

(要約): 本論文では，シリコン貫通ビア(TSV)の半断線故障に隣接TSVの論理値が与える影響について3次元電磁界シミュレータを用いて解析する．結果により伝搬遅延が断線欠陥のサイズと隣接TSVの論理信号に依存することを示す．また，TSV内のボイドによる半断線故障では論理故障が発生する可能性を示す．

Katsuya Manabe, Hiroyuki Yotsuyanagi, Toshiyuki Tsutsumi, Koji Yamazaki, Yoshinobu Higami, Hiroshi Takahashi, Yuzo Takamatsu and Masaki Hashizume :
Estimation of Faulty Effects Caused by a Clack at an Interconnect Line in 90nm ICs,
Proceedings of ICEP2011, 737-742, Nara, Japan, Apr. 2011.

(キーワード): Open / CMOS / Test

Shohei Kondo, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Fault Analysis of Soft Open Defects in TSVs with Electromagnetic Simulator,
Proceedings of ICEP2011, 727-731, Nara, Japan, Apr. 2011.

(キーワード): Open / 3D IC / Test / TSV

Masaki Hashizume, Yutaka Hata, Hiroyuki Yotsuyanagi and Yukiya Miura :
A Supply Current Testable DAC of Resistor String Type,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 13-16, TianJin,China, Mar. 2011. Masashi Ishikawa, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Data Reduction for BIST-aided Scan Test Using Compatible Flip-flops and Shifting Inverter Code,
Proc. of 19th Asian Test Symposium, 163-166, Shanghai, Dec. 2010.

(要約): 本論文ではBASTのテストデータ量削減手法を提案する．提案手法ではATPGパターンとLFSRによる乱数パターン間の矛盾ビットを削減するスキャンチェインを両立フリップフロップを用いて順序付けする．BAST構成での反転ブロックを反転コードがシフトできるよう修正し，乱数パターンがATPGパターンをスキャンチェインに供給する際の矛盾ビットが少なくなるようにした．実験結果より従来法よりもテストデータ量を削減可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2010.37
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2010.37

(DOI: 10.1109/ATS.2010.37) Hiroshi Takahashi, Yoshinobu Higami, Yuzo Takamatsu, Koji Yamazaki, Toshiyuki Tsutsumi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Method for Diagnosing Resistive Open Faults with Considering Adjacent Lines,
Proc. of 10th International Symposium on Communications and Information Technologies, 609-614, Tokyo, Oct. 2010.

(要約): 配線，コンタクト，ビアに生じる抵抗性オープン故障が微小遅延故障を引き起こすことが知られている．我々は検出可能な最小遅延故障サイズを用いる診断用遅延故障シミュレーションにより抵抗性オープン故障を診断する手法を提案する．また，診断結果の精度を上げるため抵抗性オープン故障の故障顕在化関数について述べる．隣接線の影響を考慮することで故障線での付加遅延サイズを故障顕在化関数により決定する．提案手法により少ない計算コストで抵抗性オープン故障の位置指摘が可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ISCIT.2010.5665061
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ISCIT.2010.5665061

(DOI: 10.1109/ISCIT.2010.5665061) Katsuya Manabe, Yuichi Yamada, Hiroyuki Yotsuyanagi, Toshiyuki Tsutsumi, Koji Yamazaki, Yoshinobu Higami, Hiroshi Takahashi, Yuzo Takamatsu and Masaki Hashizume :
Output Voltage Estimation of a Floating Interconnect Line Caused by a Hard Open in 90nm ICs,
Proc. of 10th International Symposium on Communications and Information Technologies, 603-608, Tokyo, Oct. 2010.

(要約): 本論文では90nm CMOS IC での完全断線による故障の影響をデバイスシミュレーションにより解析する．シミュレーション結果より隣接配線の論理信号と断線箇所の論理信号の線形和でフローティング状態の配線出力電圧が得られることを示す．また，フローティング配線の電圧予測モデルを提案する．提案するモデルにより誤差役0.03Vで電圧が予測可能である．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ISCIT.2010.5665062
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ISCIT.2010.5665062

(DOI: 10.1109/ISCIT.2010.5665062) Lee Heejin, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Lighting Circuit Analysis Method with Measured I-V Characteristics of LEDs,
Proc. of 2010 International Technical Conference on Circuits/Systems, Computers and Communications, 1262-1265, Pattaya,Thailand, Jul. 2010. Masaki Hashizume, Shohei Kondo and Hiroyuki Yotsuyanagi :
Possibility of Logical Error Caused by Open Defects in TSVs,
Proc. of 2010 International Technical Conference on Circuits/Systems, Computers and Communications, 907-910, Pattaya,Thailand, Jul. 2010. Masaki Hashizume, Kazuya Nakaminami, Hiroyuki Yotsuyanagi, Yukunori Nakajima and Kozo Kinoshita :
Current-Based Testable Design of Level Shifters in Liquid Crystal Display Drivers,
Proc. of 2010 15th European Test Symposium, 262, Prague, May 2010.

(要約): LCDドライバIC内のレベルシフト回路のテスト容易化設計手法を提案する．提案手法により電圧テストではテスト困難な断線故障を電源電流テストにより検出する．また，シミュレーションによりテスト容易化設計を適用した回路において電流テスト手法が電圧テストより広範囲の抵抗性断線故障を検出可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ETSYM.2010.5512731
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ETSYM.2010.5512731

(DOI: 10.1109/ETSYM.2010.5512731) Masaki Hashizume, Kenichi Uchikura, Akira Ono, Hiroyuki Yotsuyanagi and Masao Takagi :
Built-in Test Circuit for Opens at Interconnects between Dies inside SiPs,
Proceedings of ICEP2010, 705-710, Sapporo, Japan, Apr. 2010.

(キーワード): Open / SiP / Test

Shohei Kondo, Katsuya Manabe, Masao Takagi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Faulty Effects on Logic Signal of a Hard Open Via from Adjacent Ones,
Proceedings of ICEP2010, 711-715, Sapporo, Japan, Apr. 2010.

(キーワード): Open / CMOS / Test

Ryota Kuribayashi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Generation for Open Faults Considering the Effects of Adjacent Lines,
10th IEEE Workshop on RTL and High Level Testing (WRTLT09), 61-66, Hong Kong, Nov. 2009.

(要約): 断線故障はフローティング状態の電圧が隣接線の電位に依存し予測できず検査困難である．本論文は隣接線の影響を考慮する断線故障用のテストパターン生成手法を提案する．ベンチマーク回路に対する実験結果を示す．

Hiroshi Takahashi, Yoshinobu Higami, Yuzo Takamatsu, Koji Yamazaki, Toshiyuki Tsutsumi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
New Class of Tests for Open Faults with Considering Adjacent Lines,
Proc. of 18th Asian Test Symposium, 305-310, Taichung, Taiwan, Nov. 2009.

(要約): 隣接線を考慮する断線故障モデルでは断線故障の顕在化はテストに依存するため，断線故障のテスト生成にはレイアウト情報が必要となる．しかし，ディープサブミクロンLSIの回路パラメータを正確に抽出することは困難である．本論文では，断線故障用のテストペアの新たなクラスとしてOrdered Pair of Tests(OPT)を提案する．OPTは隣接線のしきい値関数である故障顕在化関数に基づき生成される．またOPTを既知の縮退故障テスト集合から求める手法を提案する．提案手法はOPTを対象断線故障と隣接線のみから生成する．実験結果より高故障検出率を持つ断線故障のOPTを生成可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2009.39
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2009.39

(DOI: 10.1109/ATS.2009.39) Isao Tsukimoto, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Feasibility of IDDQ Tests for Shorts in Deep Submicron ICs,
Proc. of 2009 International Technical Conference on Circuits/Systems, Computers and Communications, 794-796, Jeju,Korea, Jul. 2009.

(要約): ディープサブミクロンICの静的電源電流(IDDQ)を回路シミュレーションで求め，0.18um CMOSプロセスで試作したIC内の短絡故障へのIDDQテストの適用可能性評価を行った．結果より，IDDQは各ゲートの入力論理値に依存し，プロセスばらつきが小さいときにIDDQテストで短絡が検出可能であることを示す．

Toshiyuki Tsutsumi, Yasuyuki Kariya, Masaki Hashizume, Hiroyuki Yotsuyanagi, Koji Yamazaki, Yoshinobu Higami, Hiroshi Takahashi and Yuzo Takamatsu :
Preliminary Analysis of Interconnect Full Open Faults using TEG chips,
Proc. of 2009 International Technical Conference on Circuits/Systems, Computers and Communications, 679-682, Jeju, Korea, Jul. 2009.

(要約): 断線故障の振る舞いをあらわす新たな故障モデルを検討するために，意図的に完全断線を含み，出力電圧を電気的に測定可能なTEGチップを試作した．本研究により完全断線故障が発生した信号線に影響を与える隣接信号線の境界を初めて明らかにした．

Masaki Hashizume, Yutaka Hata, Hiroyuki Yotsuyanagi and Yukiya Miura :
Current Testable Design of Resistor String DACs for Short Defects,
Proc. of 2009 International Technical Conference on Circuits/Systems, Computers and Communications, 428-431, Jeju,Korea, Jul. 2009.

(要約): 本論文では，電源電流テスト容易な抵抗ストリング型DACの検査容易化設計手法を提案する．DAC内の短絡を対象として，検査容易化設計されたDACが少ないテストベクトルで検査可能であることを実験で示す．

Akira Ono, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Open Lead Detection of QFP ICs Using Logic Gates as Open Sensors,
Proc. of 2009 International Conference on Electronics Packaging, 434-439, Kyoto,Japan, Apr. 2009. Hiroyuki Yotsuyanagi, Masaki Hashizume, Toshiyuki Tsutsumi, Koji Yamazaki, Takashi Aikyo, Yoshinobu Higami, Hiroshi Takahashi and Yuzo Takamatsu :
Fault Effect of Open Faults Considering Adjacent Signal Lines in a 90 nm IC,
Proc. of 22nd International Conference on VLSI Design, 91-96, New Delhi, India, Jan. 2009.

(要約): 断線故障によるフローティング箇所の電圧は隣接線の電圧に依存して予測が困難である．これまでに隣接線を考慮した断線故障モデルが提案されている．本研究では，断線信号線が隣接信号線から受ける影響を調査するため，90nm ICを試作した．トランスミッションゲートを用いる意図的な断線を含む故障マクロをIC内に挿入した．断線発生時のカップリングの影響を調べるため9線の隣接線を3層に配置した．ベンチマーク回路に故障挿入した回路もICに含めた．シミュレーション及び実測によりフローティング状態となる信号線と隣接信号線の関係を示す．また実測結果と隣接信号線電位の重み付き和による断線故障モデルとの比較を行った．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/VLSI.Design.2009.60
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/VLSI.Design.2009.60

(DOI: 10.1109/VLSI.Design.2009.60) Koji Yamazaki, Toshiyuki Tsutsumi, Hiroshi Takahashi, Yoshinobu Higami, Takashi Aikyo, Yuzo Takamatsu, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Novel Approach for Improving the Quality of Open Fault Diagnosis,
Proc. of 22nd International Conference on VLSI Design, 85-90, New Delhi, India, Jan. 2009.

(要約): 本論文では断線故障の診断手法を提案する．断線故障の診断精度を向上するため，断線信号線論理値と隣接線の論理値に重みを付けたしきい値関数を導入する．しきい値関数を用いることで，断線故障信号線の推定のみならず信号線の断線故障箇所の推定を行うことができる．実験結果より提案手法が少ない計算コストで故障信号線をおよそ正しく特定できることを示す．また，提案手法は信号線の25%の範囲内で断線箇所の特定も可能である．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/VLSI.Design.2009.53
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/VLSI.Design.2009.53

(DOI: 10.1109/VLSI.Design.2009.53) Masayuki Yamamoto, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Scan Chain Configuration for BIST-aided Scan Test using Compatible Scan Flip-flops,
9th Workshop on RTL and High Level Testing (WRTLT08), 99-104, Sapporo, Nov. 2008.

(要約): 本論文では，テストデータとテスト実行時間を削減するためのBIST-aided スキャンテストのスキャンチェイン構成を提案する．スキャンフリップフロップはLFSRによる乱数パターンとATPGテストパターン間で矛盾の少なくなるように両立集合を基に配置される．ベンチマーク回路に対する実験結果も示す．

Masaki Hashizume, Akihito Shimoura, Masahiro Ichimiya and Hiroyuki Yotsuyanagi :
Test Circuit for Locating Open Leads of QFP ICs,
IEEE 7-th International Board Test Workshop, Fort Collins, USA, Sep. 2008.

(要約): 本論文では，テスト入力ベクトル生成なしでCMOS QFP ICのリード浮きを検出可能なテスト回路を提案する．対象リードにテストプローブを当て交流電圧を印加することでテスト回路に流れる電流を用いてリード浮きが指摘可能である．また，テスト回路の設計法も提案する．回路シミュレーションによりテスト回路が50個のリードを持つCMOS QFP ICのリード浮きの箇所を特定可能であることを示す．

Yutaka Hata, Masaki Hashizume, Hiroyuki Yotsuyanagi and Yukiya Miura :
Current Testble Design of Resistor String DACs for Open Defects,
Proc. of 2008 International Technical Conference on Circuits/Systems, Computers and Communications, 1533-1536, Shimonoseki, Japan, Jul. 2008.

(要約): 本論文では，電流テストで完全に検査可能な抵抗ストリング型ディジタル-アナログ変換器の検査容易化設計手法を提案する．検査容易化設計されたDACの断線の検査可能性について実験で評価した．Nビットの検査容易化DACでは約 2(N-1)個のテストベクトルを用いた電流テストによりすべての断線が検出可能であることを示す．

Akira Ono, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Open Lead Detection Based on Logical Change Caused by AC Voltage Signal Stimulus,
Proc. of 2008 International Technical Conference on Circuits/Systems, Computers and Communications, 241-244, Shimonoseki,Japan, Jul. 2008.

(要約): 本論文ではプリント基板に実装されたICのリード浮きを検出するテスト手法を提案する．リード浮き検出器における出力論理値の変化によりリード浮きを検出する．提案するテスト手法はテストベクトル不要である．テスト可能性を実験により評価し，SSIやLSIのリード浮きが提案回路で検出されることを示す．

Masaki Hashizume, Yuichi Yamada, Hiroyuki Yotsuyanagi, Toshiyuki Tsutsumi, Koji Yamazaki, Yoshinobu Higami, Hiroshi Takahashi and Yuzo Takamatsu :
Fault Analysis of Interconnect Opens in 90nm ICs with Device Simulator,
Proc. of 2008 International Technical Conference on Circuits/Systems, Computers and Communications, 249-252, Shimonoseki, Japan, Jul. 2008.

(要約): 本論文ではデバイスシミュレーションを用いて90nm CMOSプロセスで製造された論理IC内の配線断線の影響を解析する．断線信号線が隣接信号線の論理信号により論理誤りが発生するか否かを解析した．シミュレーション結果より配線が5um以上あり断線幅が2.0um以上の場合に，隣接配線を8本持つ配線において論理誤りが発生する可能性があることを示す．

Akira Ono, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Test Method for DetectingOpen Leads of Low Voltage LSIs,
Proceedings of ICEP2008, 457-462, Tokyo, Jun. 2008.

(キーワード): Lead Open / CMOS / PCB Test

Masaki Hashizume, Masahiro Ichimiya, Akira Ono and Hiroyuki Yotsuyanagi :
Test Circuit for Vectorless Open Lead Detection of CMOS ICs,
IEEE 6-th International Board Test Workshop, Fort Collins, Oct. 2007.

(要約): CMOS論理ICのリード浮き検査において，テスト入力ベクトル生成を必要としないテスト回路を提案する．テストプローブから対象のリードに交流電圧を与えた際にテスト回路に流れる電流でリード浮きの検出を行う．実験により，対象リードにプローブを接触して5usec内でリード浮きが検出可能であることを示す．

Masaki Hashizume, Yuuki Ogata, Mitsuru Tojo, Masahiro Ichimiya and Hiroyuki Yotsuyanagi :
Interconnect Open Detection by Supply Current Testing under AC Electric Field Application,
IEEE International Workshop on Current and Defect Based Testing, 25-29, Santa Clara, Oct. 2007.

(要約): 本論文では電源電流テストにより配線断線が検査可能か否かを実験で評価する．提案するテスト手法では，IC外部から交流電界を印加する際に対象回路に流れる電源電流を用いる．0.35um CMOSプロセスで試作した断線故障を含むICを実験で用いた．実験では隣接線とカップリングにより強く結合される配線を除いて，配線での断線が検出された．また，対象IC内部に交流電界印加用の電極を埋め込むことで電極に小さな交流電圧を印加して検査可能である．

Hiroyuki Yotsuyanagi, Takeshi Iihara and Masaki Hashizume :
On SoC Testing Using Multiple Scan Chains with Scan Tree Configurations,
8th Workshop on RTL and High Level Testing (WRTLT07), 151-156, Beijing, Oct. 2007.

(要約): 本論文ではSoCのテストのために複数スキャンチェインの構成法を提案する．提案手法では各コアに対して，完全両立型と折り畳み型の2種のスキャンツリーモードを用いる．ISCAS89とITC99ベンチマーク回路3つを用いた実験によりテスト実行時間が削減可能であることを示す．

Masaki Hashizume, Yutaka Hata, Tomomi Nishida, Hiroyuki Yotsuyanagi and Yukiya Miura :
Current Testable Design of Resistor String DACs,
Proc. of 16th Asian Test Symposium, 399-403, Beijing, Oct. 2007.

(要約): 本論文では電流テストで完全にテスト可能な抵抗ストリング型ディジタル-アナログ変換器の検査容易化手法を提案する．対象故障は断線及び短絡である．実験により検査容易化設計されたDACのテスト可能性を評価し，電流テストを用いて少ない数のテストベクトルで短絡，断線が検査可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2007.94
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2007.94

(DOI: 10.1109/ATS.2007.94) Hiroshi Takahashi, Yoshinobu Higami, Shuhei Kadoyama, Takashi Aikyo, Yuzo Takamatsu, Koji Yamazaki, Toshiyuki Tsutsumi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Clues for Modeling and Diagnosing Open Faults with Considering Adjacent Lines,
Proc. of 16th Asian Test Symposium, 39-44, Beijing, Oct. 2007.

(要約): 本論文では，隣接線の影響を考慮する断線故障のモデル化についての重要な要素について検討する．シミュレーションにより解析された断線故障信号線の故障時の振る舞いをもとに，隣接線への論理値割り当てに依存して活性化される新たな断線故障モデルを提案する．また，パス/フェイル情報を用いて断線故障候補を推定する診断手法を提案する．実験結果より提案手法が良い分解能で断線故障の診断可能であることを示す．2Mゲート規模の回路に対して約6分で断線故障の診断が可能であることも示す．

Hiroshi Takahashi, Yoshinobu Higami, Toru Kikkawa, Takashi Aikyo, Yuzo Takamatsu, Koji Yamazaki, Toshiyuki Tsutsumi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Generation and Diagnostic Test Generation for Open Faults with Considering Adjacent Lines,
IEEE International Symposium on Defect and Fault-Tolerance in VLSI Systems, 243-251, Rome, Italy, Sep. 2007.

(要約): 本論文では新たな断線故障モデルのもとでテスト生成と診断テストの生成を行う手法を提案する．新たな断線故障モデルでは隣接線の影響を考慮し，故障の顕在化条件を明らかにする．さらにドントケアを含む縮退故障用テストを用いる断線故障用のテスト生成手法を提案する．また，断線故障のペアを区別可能な診断用テスト生成手法も提案する．実験結果より提案手法がほぼすべてのベンチマーク回路に対して100%の故障検出率を達成し，区別不可能な断線故障ペア数を削減できることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DFT.2007.11
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(DOI: 10.1109/DFT.2007.11) Ono Akira, Masaki Hashizume, Masahiro Ichimiya and Hiroyuki Yotsuyanagi :
Open Lead Detection of CMOS Logic Circuits by Low Pressure Probing,
Proceedings of ICEP2007, 359-364, Tokyo, Apr. 2007.

(キーワード): Lead Open / CMOS / PCB Test

Eiji Tasaka, Masaki Hashizume, Seiichi Nishimoto, Hiroyuki Yotsuyanagi, Takahiro Oie, Ikuro Morita and Toshihiro Kayahara :
At Speed Testing of Bus Interconnects in Microcomputers,
7th Workshop on RTL and High Level Testing (WRTLT06), 123-127, Fukuoka, Nov. 2006. Hiroyuki Yotsuyanagi, Tomohiko Nagashima and Masaki Hashizume :
Test Time Reduction for Scan Circuits by Selection of a Flip-flop with Hold Operation,
7th Workshop on RTL and High Level Testing (WRTLT06), 81-85, Fukuoka, Nov. 2006.

(要約): 本論文はスキャン回路のテスト時間削減手法を提案する．提案手法はスキャンチェイン部分のテストベクトルの後半部の連続する0または1を判定し，スキャンフリップフロップの値を保持することでスキャンシフト数の削減を行う．

Masato Nakanishi, Masaki Hashizume, Hiroyuki Yotsuyanagi and Yukiya Miura :
A BIC Sensor Capable of Adjusting IDDQ Limit in Tests,
Proc. of 15th Asian Test Symposium, 69-74, Fukuoka, Nov. 2006.

(要約): 各ICの検査においてIDDQ値の制約を調整可能な組込み型電流センサを開発した．本電流センサにより，プロセスばらつきの下でも一定のIDDQ制約によるIDDQテストが可能となる．また，組込み電流センサを持つICのIDDQテスト手法を提案する．実験により，電流センサ内のMOSのサイズばらつきが50%以下のときに，各ICのIDDQ制約値を10muAに調整可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2006.260995
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2006.260995

(DOI: 10.1109/ATS.2006.260995) Tojo Mitsuru, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Current Testing of Interconnect Opens between CMOS LSIs Having Scan Cells,
IEEE International Workshop on Current and Defect Based Testing, 39-42, Santa Clara, Oct. 2006. Masaki Hashizume and Hiroyuki Yotsuyanagi :
Test Circuit for Open Lead Detection of CMOS ICs Based on Supply Current,
the IEEE European Board Test Workshop, Southampton, UK, May 2006.

(要約): 本論文ではCMOS論理ICのリード浮きを電源電流で検出するテスト回路を提案する．テスト回路は電源電流測定回路とテスト信号生成器で構成される．高速テストを実現可能なテスト信号生成器を設計し，1MHzのテスト速度でCMOS ICのリード浮き検出が可能であることを実験で示す．

Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Open Lead Detection Based on Supply Current of CMOS Logic Circuits by AC Voltage Signal Application,
Proceedings of ICEP2006, 147-152, Tokyo, Apr. 2006.

(キーワード): Lead Open / CMOS / PCB Test

Tomohiko Nagashima, Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Test Time Reduction Method for Scan Design with Clock-Control DFT,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 441-444, Honolulu, Mar. 2006.

(要約): 本論文は順序回路のテスト生成手法を提案する．フルスキャン設計用に生成されたテストベクトルを用いて，トランスペアレントスキャン手法とクロック制御検査容易化設計手法を併用する新たな検査容易化設計を提案する．ベンチマーク回路に対するシミュレーション結果を示す．

Masaki Hashizume, Tomomi Nishida, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Yukiya Miura :
Current Testable Design of Resistor String DACs,
The IEEE International Workshop on Electronic Design, Test and Applications, 197-200, Kuala Lumpur, Malaysia, Jan. 2006.

(要約): 本論文では3ビット抵抗ストリング型ディジタル-アナログ変換器の断線と短絡の電源電流テスト可能性を評価する．短絡と断線は電源電流テストで検査可能であるが，MOSスイッチ内のオープンについては検出できない．電源電流テストでオープンが検出可能となる検査容易化設計手法を提案し，そのテスト可能性評価を行った．すべての短絡，オープン故障が電源電流テストで検出されることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DELTA.2006.28
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/DELTA.2006.28

(DOI: 10.1109/DELTA.2006.28) Tomohiko Nagashima, Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Test Generation for Scan Circuits Using Random Selection of the Operations of Scan Flip-flops,
6th Workshop on RTL and High Level Testing (WRTLT05), 79-83, Harbin, China, Jul. 2005.

(要約): 本論文はスキャン回路のテスト生成手法を提案する．提案手法ではスキャンフリップフロップの制御信号も外部入力の一つとして扱い，フルスキャン設計に対して得られたテスト入力を繰り返し利用することでテストデータ量の削減を行う．各テストベクトルについて，スキャンフリップフロップの動作を通常動作，スキャン動作，フリーズ動作のうちから選択することでテストデータ量の削減が可能である．

Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Electric Field for Detecting Open Leads in CMOS Logic Circuits by Supply Current Testing,
Proc. of IEEE International Symposium on Circuits and Systems, 2995-2998, Kobe, May 2005.

(要約): リード浮きはプリント基板上に実装された論理回路でしばしば発生する．CMOS論理回路でのリード浮きを検出する電源電流テストが提案されている．本論文では時変電界を回路外部から印加する検査を安価に実行可能なテスト装置を提案する．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ISCAS.2005.1465257
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(DOI: 10.1109/ISCAS.2005.1465257) Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Vectorless Open Pin Detection Method for CMOS Logic Circuits,
Proc. of International Conference on Electronics Packaging, 391-396, Tokyo, Apr. 2005. Takashi Sakaguchi, Masaki Hashizume, Hiroyuki Yotsuyanagi, Takeomi Tamesada, Tetsuo Tada, Takeshi Koyama, Yasuhiro Miyagawa, Seiji Tanaka and Toshihiro Kayahara :
Fail-Safe Evaluation Method for Boiler Control Circuits by Circuit Simulation,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 395-398, Honolulu, Mar. 2005.

(要約): フェイルセーフ機構はボイラー制御回路に強く求められている．ボイラ制御回路はマイクロプロセッサを用いた回路であり，その動作は制御プログラムにより規定される．本論文ではボイラ制御回路のフェイルセーフ性の評価手法を提案する．提案手法は回路シミュレータを用いて動作中のボイラ制御回路に故障が発生した際に燃料供給が停止するか否かを確認する．一般的なボイラ制御回路について提案手法でフェイルセーフ性の調査を行い，フェイルセーフ性の確認が可能であることを示す．

Seiichi Nishimoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Electrical Detection of Pin Shorts by Supply Current of PIC,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 171-174, Honolulu, Mar. 2005.

(要約): 本論文ではPICのピンショートを検出する新たな手法を提案する．テスト手法はPICの電源電流を用いて検査を行う．対象故障はPICの入出力ピンの短絡である．各ピンがプログラム可能であることを用いてショートの検出を行う．各故障はテストプログラムの実行により顕在化され電源電流の変化として現れる．本手法の有効性を実験により確認した．

Masahiro Ichimiya, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Test Equipment for CMOS Lead Open Detection Based on Supply Current under AC Electric Field Application,
Proc. of the ECWC 10 Conference, P03-5-1-P03-5-5, Anaheim, Feb. 2005.

(要約): プリント基板上のリード浮きを高い故障検出率で検出可能な電気的検査手法を提案する．回路外部から印加する交流電界により生じる電源電流変化を基に検査を行うためのテスト装置を開発した．方形波信号から生成した電圧信号と正弦波信号を用いて電極から交流電界を生成する．信号の振幅は時間とともに増幅され，電源電流変化がしきい値を超えた際に増幅を停止し，リード浮きの判定を行う．実験によりPLCCパッケージのCPLDでのリード浮きが提案するテスト装置で検出されることを示す．

Masaki Hashizume, Daisuke Yoneda, Hiroyuki Yotsuyanagi, Tetsuo Tada, Takeshi Koyama, Ikuro Morita and Takeomi Tamesada :
IDDQ Test Method Based on Wavelet Transformation for Noisy Current Measurement Environment,
Proc. of 13th Asian Test Symposium, 112-117, Kenting, Taiwan, Nov. 2004.

(要約): 電源電流の測定にノイズが入った場合でも適用可能なIDDQテスト手法を提案する．ウェーブレット変換によりノイズ除去を行う．実験により，ブリッジ故障が提案手法で検査可能であることを示す．IDDQテスト法でのノイズ除去フィルタの設計が専門的知識なしで可能である．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2004.50
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(DOI: 10.1109/ATS.2004.50) Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Test Circuit for CMOS Lead Open Detection by Supply Current Testing under AC Electric Field Application,
Proc. of the 2004 47-th Midwest Symposium on Circuits and Systems, I-557-I-560, Hiroshima, Jul. 2004.

(要約): CMOS ICのリード浮きを検出するためのテスト回路を提案する．提案回路では，外部から印加する交流電界により発生するCMOS回路の電源電流を測定する．正弦波信号がテスト回路に印加され，信号の振幅が事前に指定された時間に応じて増幅される．増幅された信号は電極を通じて検査対象回路に交流電界を与えられる．しきい値を超える電源電流の変化が起こったときにテスト回路は信号の増幅を停止し，リード浮きが発生したことを検知する．一定時間内に電源電流の増加が起こらなければテスト回路は検査対象回路が正常であると判定する．実験によりCMOS ICのリード浮きが検出されることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/MWSCAS.2004.1354051
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(DOI: 10.1109/MWSCAS.2004.1354051) Takagi Masao, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Tsukimoto Isao and Takeomi Tamesada :
AC Electric Field for Detecting Pin Opens by Supply Current of CMOS ICs,
Proc. of International Conference on Electronics Packaging, 217-222, Tokyo, Apr. 2004. Daisuke Ezaki, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
A Power Supply Circuit Recycling Charge in Adiabatic Dynamic CMOS Logic Circuits,
Proc. of the second IEEE International Workshop on Electronic Design, Test, and Applications, 306-311, Perth, Australia, Jan. 2004.

(要約): 本論文では，断熱的ダイナミックCMOS回路の電源回路を提案する．提案する電源回路では，ゲートの負荷容量の電荷を再利用することで，電力消費を抑えることができる．断熱的ダイナミックCMOSインバータチェイン回路に本電源回路を適用し，提案回路の有用性を評価した．実験結果により，再利用しない場合に比べ低消費電力動作が可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DELTA.2004.10022
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(DOI: 10.1109/DELTA.2004.10022) Hiroyuki Yotsuyanagi, Toshimasa Kuchii, Shigeki Nishikawa, Masaki Hashizume and Kozo Kinoshita :
On Configuring Scan Trees to Reduce Scan Shifts based on a Circuit Structure,
Proc. of the second IEEE International Workshop on Electronic Design, Test, and Applications, 269-274, Perth, Australia, Jan. 2004.

(要約): 本論文では，スキャン設計された順序回路のテスト実行時間削減手法を提案する．スキャンパターン供給用のスキャンシフト数を削減するため，完全両立型スキャンツリー構成を提案する．提案手法では，回路構造からテストベクトル生成前に故障検出率を低下させるにスキャンツリーを構成することが可能である．スキャンシフト数のさらなる削減のために，フリップフロップの並列度を上げる折り畳み型スキャンツリーを構成する．また，スキャンアウト動作も考慮するスキャンツリー構成も示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DELTA.2004.10014
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(DOI: 10.1109/DELTA.2004.10014) Isao Tsukimoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Practical Fault Coverage of Supply Current Tests for Bipolar ICs,
Proc. of the second IEEE International Workshop on Electronic Design, Test, and Applications, 189-194, Perth, Australia, Jan. 2004.

(要約): バイポーラ回路のテストに適用可能な静的電源電流テスト手法を提案する．静的電源電流にはばらつきが存在するため，論理ゲートごとの電流ばらつきを考慮する実用的な検査可能性評価をベンチマーク回路に対して行った．実験結果より提案手法で縮退故障モデルを基にする機能テストよりも少量のテスト入力ベクトルで高い故障検出率が得られることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DELTA.2004.10035
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(DOI: 10.1109/DELTA.2004.10035) Masaki Hashizume, Tetsuo Akita, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
CMOS Open Fault Detection by Appearance Time of Switching Supply Current,
Proc. of the second IEEE International Workshop on Electronic Design, Test, and Applications, 183-188, Perth, Australia, Jan. 2004.

(要約): 本論文では，CMOS論理回路内の信号線断線を検出する新たな動的電源電流テスト手法を提案する．提案手法は，テスト入力印加時の動的電源電流の発生時間に基づき検査を行う．また，電源電流発生時間センサ回路の設計も行った．実験により提案手法の有効性を示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DELTA.2004.10036
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/DELTA.2004.10036

(DOI: 10.1109/DELTA.2004.10036) Masaki Hashizume, Teppei Takeda, Hiroyuki Yotsuyanagi, Takeomi Tamesada, Yukiya Miura and Kozo Kinoshita :
A BIST Circuit for IDDQ Tests,
Proc. of Twelfth Asian Test Symposium, 390-395, Xi'an, Nov. 2003.

(要約): BIST手法に適するIDDQテスト時間削減手法を提案する．また，IDDQテスト用BIST回路を提案する．BIST回路を含むCMOS論理回路のレイアウト設計を行い，SPICEシミュレーションにより性能評価を行った結果，IDDQテスト時間の短縮が可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2003.1250843
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2003.1250843

(DOI: 10.1109/ATS.2003.1250843) Hiroyuki Yotsuyanagi, Toshimasa Kuchii, Shigeki Nishikawa, Masaki Hashizume and Kozo Kinoshita :
Reducing Scan Shifts using Folding Scan Trees,
Proc. of Twelfth Asian Test Symposium, 6-11, Xi'an, Nov. 2003.

(要約): 本論文ではスキャンシフトの削減を行う新たな手法を提案する．新たなスキャンテスト手法では，折りたたみ型，完全両立型の2つのスキャンツリー構成を用いる．多くのドントケア値を持つテストパターンを用いて完全両立型のスキャンツリーを構成し，さらに折り畳み型スキャンツリーによりスキャンチェーン短縮によるスキャンシフトの削減を行う．ベンチマーク回路に対する実験結果より多くのスキャンシフトが削減されることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2003.1250772
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2003.1250772

(DOI: 10.1109/ATS.2003.1250772) Masaki Hashizume, Makoto Kawajiri, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Testability of Supply Current Test in an AGC Circuit,
Proc. of 2003 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.2, 836-839, Kang-Won Do, Korea, Jul. 2003.

(要約): 本論文ではAGC回路が電源電流測定により検査可能であるかの評価を行う．一般的なAGC回路を設計し，短絡，断線，パラメトリック故障を挿入し，故障回路の電源電流波形を回路シミュレーションにより求め，正常回路のものと比較した．実験結果より，AGC回路の多くの故障は電源電流測定により検査可能であることが判明した．

Takagi Masao, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Testability of Pin Open in Small Outline Package ICs by Supply Current Test,
Proc. of the 2003 International Technical Conference on Circuits/Systems, Computers and Communications, 832-835, Kang-Won Do, Korea, Jul. 2003. Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Electric Field Application Method Effective for Pin Open Detection Based on Supply Current in CMOS Logic Circuits,
Proc. of International Conference on Electronics Packaging, 75-80, Tokyo, Apr. 2003. Masaki Hashizume, Teruyoshi Matsushima, Takashi Shimamoto, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Akio Sakamoto :
Simplification of Incompletely Specified Machine Based on Genetic Algorithm Implementing Dormant Mechanism,
3rd Workshop on RTL and High Level Testing (WRTLT02), 74-78, Guam, USA, Nov. 2002. Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Test Time Reduction for IDDQ Testing by Arranging Test Vectors,
Proc. of Eleventh Asian Test Symposium, 423-428, Guam, USA, Nov. 2002.

(要約): IDDQテストのテスト時間短縮について述べる．IDDQテストはCMOS回路の故障検出に有効であることが知られているが，テスト時間が論理値テストに比べて長いという問題がある．IDDQテストのテスト時間がスイッチング電流に主に依存することを示し，スイッチング電流が急速に減少するようにテストベクトルの印加順を決定する手法を提案する．提案手法では論理値がLowからHighに遷移する時刻をユニット遅延モデルを用いて評価する．ベンチマーク回路に対する実験結果より提案手法の有効性を示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2002.1181748
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2002.1181748

(DOI: 10.1109/ATS.2002.1181748) Masaki Hashizume, Nobuyuki Inou, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Oscillation Frequency Estimation for Detecting Feedback Bridging Faults,
Proc. of 2002International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 1980-1983, Phuket, Thailand, Jul. 2002.

(要約): フィードバックブリッジ故障が活性化されると論理的な発振が生じる可能性がある．論理発振が起こるとその故障は論理値テストでは検出されない恐れがある．それらの故障検出には出力論理値を論理発振の周波数よりも高速に測定する必要がある．本論文では，論理発振の最大周波数を求める手法を提案する．また，得られた周波数の下でフィードバックブリッジ故障が検査可能であることを実験により示す．

Isao Tsukimoto, Masaki Hashizume, Yukiko Mushiaki, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Testability of Current Testing for Open Faults Undetected by Functional Testing in TTL Combinational Circuits,
Proc. of 2002International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 1972-1975, Phuket, Thailand, Jul. 2002.

(要約): バイポーラ論理回路の断線故障を検査する電源電流テスト手法を提案する．提案手法では機能テストでは検出が困難な断線故障の検出を行う．TTL組合せ回路における断線故障検出について実験により実用性の評価を行った．縮退故障モデルを用いた機能テスト用入力に対して少ないテスト入力ベクトルで高い故障検出率が得られることを示す．

Masaki Hashizume, Tasaka Eiji, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Toshihiro Kayahara :
Power-off Vectorless Test Method for Pin Opens in CMOS Logic Circuits,
Proc. of International Conference on Electronics Packaging, 416-420, Tokyo, Apr. 2002.

(要約): プリント基板上に実装されたCMOS論理回路のはんだ不良等によるピンオープンを検出する新たな手法を提案する．提案手法は，対象ピンと対象回路のVSS間の電源供給により入力保護回路内に流れる電流を用いて検査を行う．提案手法ではテスト入力生成が不要である．ピンオープンが発生すると正常回路に比べて電流が小さくなることを用いて検査を行う．また，実験により提案手法の有用性を示す．

Masaki Hashizume, Masashi Sato, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Power Supply Circuit for High Speed Operation of Adiabatic Dynamic CMOS Logic Circuits,
Proc. of the IEEE International Workshop on Electronic Design, Test, and Applications, 459-461, Christchurch, New Zealand, Jan. 2002.

(要約): 本論文では，断熱的ダイナミックCMOS論理回路用の電源供給回路を提案する．提案回路では，従来よりも高速に回路を動作させることが可能となる．電力消費についても計算し，従来の静的CMOS回路より低消費電力で動作可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DELTA.2002.994673
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/DELTA.2002.994673

(DOI: 10.1109/DELTA.2002.994673) Hiroyuki Yotsuyanagi, Masaki Hashizume, Taisuke Iwakiri, Masahiro Ichimiya and Takeomi Tamesada :
Random Pattern Testability of the Open Defect Detection Method using Application of Time-variable Electric Field,
Proc. of the IEEE International Workshop on Electronic Design, Test, and Applications, 387-391, Christchurch, New Zealand, Jan. 2002.

(要約): 本論文では，断線故障の乱数パターンによる検査容易性について議論する．提案する検査手法では，IC外部から時変電界を印加し，欠陥により生じるフローティングノードの電圧を変動させ，発生する異常電源電流を測定することで検査を行う．検査入力の条件を示し，ベンチマーク回路に対する断線故障検出率を求める．実験結果より，縮退故障の高検出率が得られない乱数パターンでも，本検査手法では有効であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DELTA.2002.994656
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/DELTA.2002.994656

(DOI: 10.1109/DELTA.2002.994656) Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
CMOS Open Defect Detection Based on Supply Current in Time-variable Electric Field and Supply Voltage Application,
Proc. of Tenth Asian Test Symposium, 117-122, Kyoto, Nov. 2001.

(要約): 本論文では，CMOS ICの断線故障検出の新たなテスト手法を提案する．提案手法では，IC外部から印加する時変電圧および時変電界により生じる電源電流を基に検査を行う．実験により断線故障が検出可能であることを示す．また，提案手法のテスト入力の生成は縮退故障モデルを元にする機能テスト手法よりも容易に生成可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2001.990269
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2001.990269

(DOI: 10.1109/ATS.2001.990269) Teppei Takeda, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Yukiya Miura and Kozo Kinoshita :
IDDQ Sensing Technique for High Speed IDDQ Testing,
Proc. of Tenth Asian Test Symposium, 111-116, Kyoto, Nov. 2001.

(要約): 本論文では，高速IDDQテストを実現するために有用な手法を提案する．提案手法では，CMOS論理ゲートの出力がLからHに遷移する際の負荷ゲートへの充電を急速に行うことができる．提案手法は組込み型および外部のIDDQセンサともに適用可能である．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2001.990268
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2001.990268

(DOI: 10.1109/ATS.2001.990268) Hiroyuki Yotsuyanagi, Shinsuke Hata, Masaki Hashizume and Takeomi Tamesada :
Sequential Redundancy Removal Using Test Generation and Multiple Unreachable States,
Proc. of Tenth Asian Test Symposium, 23-28, Kyoto, Nov. 2001.

(要約): 本論文では，順序回路の検出不能故障の除去による簡単化手法を提案する．検出不能故障が除去可能か否かを到達不能状態を用いて判定する．強到達不能状態に関連する検出不能故障が除去可能であることを証明する．2つ以上の強到達不能状態に関連する検出不能故障をテスト生成手法により同定する．ISCASベンチマーク回路に対する実験結果も示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2001.990253
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.2001.990253

(DOI: 10.1109/ATS.2001.990253) Hiroyuki Yotsuyanagi, Masaki Hashizume, Taisuke Iwakiri, Masahiro Ichimiya and Takeomi Tamesada :
Test Pattern for Supply Current Test of Open Defects by Applying Time-variable Electric Field,
Proc. of the IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 287-295, San Francisco, Oct. 2001.

(要約): CMOS ICの断線故障検出のための電源電流テスト手法用のテスト入力ベクトルについて検討する．提案するテスト手法においては，時変電界がIC外部から印加され，フローティングノードの電圧を変動させる．フローティングノードの電圧変動により異常電源電流を発生させるため，故障回路においてはテスト入力印加時にVDDからGND間を導通する電流経路が存在しなければならない．本論文ではテスト入力が満たすべき条件を述べ，また縮退故障モデルに基づく機能テストパターンが断線故障検出手法でも適用可能であることを示す．さらに，実験結果より高故障検出率が達成可能であることも示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DFTVS.2001.966781
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-0035202383

(DOI: 10.1109/DFTVS.2001.966781, Elsevier: Scopus) Teppei Takeda, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
A High Speed IDDQ Sensor Circuit,
Proc. of 2001 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.2, 438-441, Tokushima, Jul. 2001. Masaki Hashizume, Eiji Tasaka, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Toshihiro Kayahara :
Fault Simulator for Test Program Generation in Supply Current Tests of Microprocessor Based Boiler Control Circuits,
Proc. of 2001 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 446-449, Tokushima, Jul. 2001. Akihiro Tsuji, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Pin Open Detection Method Based on Supply Current in Time-variable Magnetic Field,
Proc. of 2001 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 438-441, Tokushima, Jul. 2001. Masaki Hashizume, Akihiro Tsuji, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Supply Current Test for Pin Opens in CMOS Logic Circuits,
Proc. of International Conference on Electronics Packaging, 363-368, Tokyo, Apr. 2001. Masaki Hashizume, Masahiro Ichimiya, Hiroshi Hoshika, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
CMOS Open Defect Detection by Supply Current Test,
Proc. of Design, Automation and Test in Europe Conference 2001, 509-513, Munich, Mar. 2001.

(要約): 本論文では，CMOS IC 内の断線故障を検出する検査手法を提案する．提案手法は，IC外部から印加する時変電界により発生するICの電源電流を基に検査を行う．提案手法の有効性を実験により示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DATE.2001.915071
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/DATE.2001.915071

(DOI: 10.1109/DATE.2001.915071) Masaki Hashizume, Hiroyuki Yotsuyanagi, Masahiro Ichimiya, Takeomi Tamesada and Masashi Takeda :
High Speed IDDQ Test and Its Testability for Process Variation,
IEEE Asian Test Symposium, 344-349, TAIPEI TAIWAN, Dec. 2000.

(要約): 新たな高速IDDQテスト手法を提案する．提案手法では，出力値がLからHへ遷移するゲートの負荷容量への充電電流を考慮する．本論文では，CMOS IC製造時のプロセス変動に対する提案手法の検査容易性評価を行う．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.2000.893647
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-0034497760

(DOI: 10.1109/ATS.2000.893647, Elsevier: Scopus) Masaki Hashizume, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Masashi Takeda :
Testability Analysis of IDDQ Testing with Large Threshold Value,
IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 367-375, Yamanashi Japan, Oct. 2000.

(要約): IDDQテストにおいて，大きいしきい値を用いることでテスト時間は短縮できる．しかし，IDDQテストの故障検出率はプロセス変動により影響を受ける．本論文では，回路内の各MOSトランジスタのゼロバイアスしきい値電圧の変動がIDDQテストの故障検出率に与える影響を回路シミュレーションにより検証する．実験結果より，大きいしきい値によるIDDQテストが製造テストに適用可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DFTVS.2000.887177
(文献検索サイトへのリンク): ● Summary page in Scopus @ Elsevier: 2-s2.0-0034517501

(DOI: 10.1109/DFTVS.2000.887177, Elsevier: Scopus) Masashi Sato, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Power Supply Circuits with Small Size for Adiabatic Dynamic CMOS Logic Circuits,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 179-182, Busan, Jul. 2000. Yukiko Mushiaki, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Practical Fault Coverage of Supply Current Testing for Open Fault in TTL Combinational Circuits,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 383-386, Busan, Jul. 2000. Takahiro Ohnishi, Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
A Test Input Sequence for Test Time Reduction of IDDQ Testing,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 367-370, Busan, Jul. 2000.

(要約): IDDQテストは良品のCMOS ICを出荷する際に有用である．しかし，IDDQテストのテスト時間は論理値テストに比べて非常に長い．本論文では，IDDQテストのテスト時間短縮のためのテスト入力系列生成手法を提案する．まず，IDDQテスト時間は論理ゲートの出力負荷容量への充電電流に支配され，かつ充電電流は入力系列に依存することを示したのち，テスト生成手法について述べる．有効性を実験により示す．

Hiroshi Hoshika, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
IDDQ Testable Design of Static CMOS PLAs with Low Power Consumption,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 351-354, Busan, Jul. 2000. Sou Yamamoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Oscillation Frequency Estimation of Feedback Bridging Faults for Test Circuit Design,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 343-346, Busan, Jul. 2000. Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Synthesis for Testability by Adding Transitions of Undefined States to State Transition Tables,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 355-358, Busan, Jul. 2000.

(要約): 本論文では，状態遷移表の修正によりテスト容易性を向上する手法を提案する．提案手法では，状態遷移表に記載されていないがゲートレベル回路では存在する未定義状態に関する状態遷移を追加する．MCNCベンチマーク回路に対する実験結果を報告する．

Masaki Hashizume, Hiroshi Hoshika, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
IDDQ Testable Design of Static CMOS PLAs,
IEEE International Workshop on Defect Based Testing, 70-75, Montreal, Apr. 2000.

(要約): 静的CMOS PLA回路に対する新しいIDDQテスト容易化回路を提案する．NOR-NORタイプのPLA回路のテスト容易化設計を提案手法により行う．設計された検査容易化PLA回路のNORプレーン上のすべての短絡故障が4種のテスト入力ベクトルを用いるIDDQテストで検査可能である．テスト入力ベクトルはPLA回路に実装される論理関数とは独立である．提案手法で設計するPLA回路はテスト時に静的電源電流が0となるため，IDDQテストにおいて高い故障分解能が得られる．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/DBT.2000.843693
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/DBT.2000.843693

(DOI: 10.1109/DBT.2000.843693) Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Identification of Feedback Bridging Faults with Oscillation,
IEEE Eighth Asian Test Symposium, 25-30, Shanghai, Nov. 1999.

(要約): 組合せ回路内にフィードバックブリッジ故障が存在し，それが活性化されると，論理的な発振が起こる可能性がある．本論文では，フィードバックブリッジ故障について論理的発振が生じる必要条件を述べる．また，フィードバックブリッジ故障のうち論理的発振が生じる故障を同定する手法を提案する．提案手法は，論理ゲートの入出力特性を用いた区分線形モデルに基づき同定を行い，大規模回路の回路シミュレーションを必要としない．提案手法により論理的発振を生じるフィードバックブリッジ故障がすべて同定可能であることを実験により示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/ATS.1999.810725
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/ATS.1999.810725

(DOI: 10.1109/ATS.1999.810725) Masaki Hashizume, Hiroyuki Yotsuyanagi, Takeomi Tamesada, Eiji Tasaka and Toshihiro Kayahara :
Supply Current testing for Bridging Faults in Microprocessor Based Sequence Control Circuits,
Proc. of Electronic Circuits World Convention 8, 31-37, Tokyo, Sep. 1999. Masaki Hashizume, Masashi Sato, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Power Supply Circuit for Adiabatic Dynamic CMOS Logic Circuits,
Proc. of 1999 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 162-165, Niigata, Jul. 1999. Hiroyuki Yotsuyanagi and Kozo Kinoshita :
Undetectable Fault Removal of Sequential Circuits Based on Unreachable States,
Proc. of 16th IEEE VLSI Test Symposium, 176-181, Monterey, Apr. 1998.

(要約): 到達不能状態に基づき順序回路の検出不能故障の削除を行う手法を提案する．到達不能状態の特定と除去対象とする検出不能故障の同定を行う手順を述べ，ISCASベンチマーク回路に対する実験結果を示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/VTEST.1998.670866
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/VTEST.1998.670866

(DOI: 10.1109/VTEST.1998.670866) Hiroyuki Yotsuyanagi, Seiji Kajihara and Kozo Kinoshita :
Synthesis for Testability by Redundancy Removal Using Retiming,
Proc. 25th International Symposium on Fault-Tolerant Computing, 33-40, Pasadena, California, USA, Jun. 1995.

(要約): 順序回路的冗長が存在することで順序回路の検査可能性が低下する．フリップフロップを再配置するリタイミングを用いることで，いくつかの順序回路的冗長は，組合せ回路用テスト生成技法により容易に同定・除去できる組合せ回路的冗長へ変換できる．本論文ではリタイミングを2つの目的で使用する:一つは順序回路的冗長を見つけるため，もう一つはフリップフロップ数の削減のためである．リタイミングと冗長除去手法を併用することで，順序回路の検査可能性が向上する．ISCAS89ベンチマーク回路に対する実験結果で提案手法の回路最適化の有効性を示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/FTCS.1995.466981
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(DOI: 10.1109/FTCS.1995.466981) Hiroyuki Yotsuyanagi, Seiji Kajihara and Kozo Kinoshita :
Resynthesis for Sequential Circuits Designed with a Specified Initial State,
Proc. 13th IEEE VLSI Test Symposium, 152-157, Princeton, New Jersey, USA, May 1995.

(要約): 本論文では，特定の初期状態を持つ順序回路に対して，再合成後の回路が初期状態と等価な状態を持ちかついかなる入力系列に対しても元の回路と同じ動作をすることを保証したリタイミングおよび冗長除去手法を提案する．実験結果により提案手法が特定の初期状態を考慮しない手法と同様に回路を最適化可能であることを示す．
(出版サイトへのリンク): ● Publication site (DOI): 10.1109/VTEST.1995.512630
(文献検索サイトへのリンク): ● Search Scopus @ Elsevier (DOI): 10.1109/VTEST.1995.512630

(DOI: 10.1109/VTEST.1995.512630) 佐々木渓, 四柳浩之, 橋爪正樹 :
チャージポンプ型電荷注入回路を用いるトロイ回路検出の検討,
電子情報通信学会技術研究報告, Vol.FIIS24, No.599, 1-6, 2024年6月. 四柳浩之 :
3次元積層チップの実装テストとテスト容易化設計,
電気学会全国大会講演論文集, S9(21)-S9(24), 2024年3月. 吉村俊哉, 四柳浩之, 橋爪正樹 :
半断線故障検査容易化設計のFPGAへの実装に関する検討,
第38回エレクトロニクス実装学会春季講演大会, 218-221, 2024年3月. 赤松大地, 東海翔午, 四柳浩之, 橋爪正樹 :
切り捨てビットを考慮する近似乗算器用BIST回路の面積削減について,
電子情報通信学会技術研究報告, Vol.123, No.260, 156-161, 2023年11月. 小松原滉人, 大松正男, 四柳浩之, 橋爪正樹 :
オフセットキャンセル型コンパレータ内インバータゲートの増幅度の温度依存性,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-13, 2023年9月. 有元康滋, 四柳浩之, 奥本裕也, 宮谷康希, 橋爪正樹 :
待機モード IC の配線検査可能なバウンダリスキャンの動作検証,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-12, 2023年9月. 大松正男, 大寺佑都, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
アナログ素子のみで構成する弛緩発振器によるIC間抵抗断線の検出可能性調査,
第33回マイクロエレクトロニクスシンポジウム論文集, 393-396, 2023年9月. 有元康滋, 四柳浩之, 橋爪正樹 :
待機モード IC からの配線テスト可能なバウンダリスキャン設計についての検討,
第37回エレクトロニクス実装学会春季講演大会, 6-9, 2023年3月. 東海翔午, 四柳浩之, 橋爪正樹 :
近似演算を用いる乗算器に対するテストパターン削減について,
電子情報通信学会技術研究報告, Vol.122, No.285, 25-30, 2022年11月. 高見圭悟, 四柳浩之, 橋爪正樹 :
3次元積層ICに実装した遅延検査容易化回路によるTSV検査能力評価,
電子情報通信学会技術研究報告, Vol.122, No.285, 162-167, 2022年11月. 大濱瑛祐, 四柳浩之, 橋爪正樹 :
遅延検査容易化設計を用いる PUF 回路の周囲温度による動作性能調査,
電子情報通信学会技術研究報告, Vol.122, No.285, 156-161, 2022年11月. 川野航生, 四柳浩之, 橋爪正樹 :
TDCBS 内蔵 IC と非 JTAG デバイス間の半断線故障検査法について,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-3, 2022年9月. 稲毛友哉, 四柳浩之, 橋爪正樹 :
半断線故障と遅延故障検出用テストパターンの組合せについて,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-2, 2022年9月. 原宏輔, 四柳浩之, 橋爪正樹 :
チャージポンプを用いた断線検出法に対する検査入力が与える影響調査,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-1, 2022年9月. 片山翔太, 有元康滋, 四柳浩之, 橋爪正樹 :
TDC組込み型バウンダリスキャンの遅延信号観測対象判別回路の設計,
第36回エレクトロニクス実装学会春季講演大会, 215-218, 2022年3月. 大濱瑛祐, 知野遥香, 四柳浩之, 橋爪正樹 :
遅延検査容易化回路のPUFへの適用可能性評価,
電子情報通信学会技術研究報告, Vol.121, No.388, 24-29, 2022年3月. 牧野紘史, 四柳浩之, 橋爪正樹 :
近似演算回路を用いた耐故障設計における遅延故障用テストパターン生成について,
電子情報通信学会技術研究報告, Vol.121, No.388, 39-44, 2022年3月. 池田直樹, 四柳浩之, 橋爪正樹 :
積層型 CMOS イメージセンサの接続検査における検査容易化画素回路の適用について,
電子情報通信学会技術研究報告, Vol.FIIS21, No.546, 1-6, 2021年10月. 細見駿太, 四柳浩之, 橋爪正樹 :
電圧-遅延セルを用いる積層型イメージセンサ回路の接続検査について,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-8, 2021年9月. 知野遥香, 四柳浩之, 橋爪正樹 :
遅延検査容易化設計のPUFへの適用に関する検討,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-7, 2021年9月. 有元康滋, 牧野紘史, 四柳浩之, 橋爪正樹 :
TDC組込み型バウンダリスキャンの観測セル部分選択による検査時間削減について,
第35回エレクトロニクス実装学会春季講演大会, 18B2-02-1-18B2-02-4, 2021年3月. 福田康介, 四柳浩之, 橋爪正樹 :
微小遅延故障検査容易化設計用テストクロック制御回路の検討,
第35回エレクトロニクス実装学会春季講演大会, 18B2-01-1-18B2-01-4, 2021年3月. 福田康介, 四柳浩之, 橋爪正樹 :
3D IC における遅延故障検査容易化設計用のクロック制御回路について,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-2, 2020年9月. 長田奏美, 四柳浩之, 橋爪正樹 :
遅延故障検査容易化設計を用いる検査対象経路の選択手法,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-1, 2020年9月. 硲文弥, 伊喜利勇貴, 橋爪正樹, 四柳浩之, 横山洋之, Shyue-Kung Lu :
弛緩発振器を用いた組込み型温度センサによる温度推定の可能性,
電気・電子・情報関係学会四国支部連合大会講演論文集, 9-2, 2020年9月.

(キーワード): センサ (sensor) / Relaxation Oscillator / アナログ電子回路 (analog electronic circuits)

大寺佑都, 硲文弥, 伊喜利勇貴, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
アナログ素子で構成する弛緩発振器によるCMOS IC内温度測定,
電子情報通信学会ソサイエティ大会講演論文集, 55, 2020年9月. 奥本裕也, 曽根田伴奈, 橋爪正樹, 四柳浩之, Shyue-Kung Lu :
電流テストによるダイ間断線検出のためのpMOSのオン抵抗値を用いた断線抵抗値の推定,
電子情報通信学会ソサイエティ大会講演論文集, 54, 2020年9月. 出口祥大, 松本悠汰, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
電荷注入量によるCMOS IC内断線の実験による検出可能性調査,
電子情報通信学会ソサイエティ大会講演論文集, 53, 2020年9月. 牧野紘史, 四柳浩之, 橋爪正樹 :
3D ICの検査容易化設計における遅延故障検査用ダイ選択回路の開発,
電子情報通信学会ソサイエティ大会講演論文集, 52, 2020年9月. 山崎紘史, 石山悠太, 松田竜馬, 細川利典, 吉村正義, 新井雅之, 四柳浩之, 橋爪正樹 :
パーシャルMAX-SATを用いた抵抗性オープン故障に対するテスト生成法,
電子情報通信学会技術研究報告, Vol.119, No.443, 215-220, 2020年3月.

(要約): 従来，VLSIのテストでは，縮退故障モデルや遷移故障モデルが広く用いられてきた．しかしながら，半導体微細化技術の進展に伴い，従来使用されてきた故障モデルを対象としたテストでは検出困難な欠陥が増加している．このような欠陥の一つは，抵抗性オープン故障モデルでモデル化できる．抵抗性オープン故障は，回路内の配線の導電率の低下を表現しており，タイミング故障を引き起こす微小遅延故障である．そのため，可能な限り長い経路でテスト生成を行うことが重要である．また，抵抗性オープン故障の付加的な遅延サイズは，その隣接信号線の値と並走距離によって変化する．そのため，抵抗性オープン故障のテスト生成では，故障伝搬経路と隣接信号線の考慮が重要である．本論文では，パーシャルMaxSATを用いて故障伝搬経路と隣接信号線を考慮した抵抗性オープン故障のテスト生成法を提案する．さらに，生成したテスト集合を故障シミュレーションによって評価する．

長田奏美, 四柳浩之, 橋爪正樹 :
遅延故障検査容易化設計の同時観測経路の選択によるテスト時間短縮,
第34回エレクトロニクス実装学会春季講演大会, 4C1-01-1-4C1-01-3, 2020年3月. 知野遥香, 菊池愁也, 四柳浩之, 橋爪正樹 :
TDC 組込み型バウンダリスキャンを用いる信号遅延監視システムの検討,
第34回エレクトロニクス実装学会春季講演大会, 4C1-04-1-4C1-04-3, 2020年3月. 中西遼太郎, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
機械学習の異常検知による半断線故障判別法における温度依存性の検討,
電子情報通信学会技術研究報告, Vol.119, No.420, 13-18, 2020年2月.

(要約): IC内配線で発生する半断線故障は抵抗成分を持ち，微小遅延として顕在化する.また，クロストークやトランジスタの製造ばらつきの影響により信号遅延は変動し，故障の判別が困難となる.本研究では，隣接線を持つ配線に複数の入力信号を印加して得られる遅延の分布を用いて，故障判別を行う手法を検討する.本稿では，トランジスタの製造ばらつきを考慮した，機械学習の異常検知による半断線故障判別法について述べ，温度に対する依存性を検討する.

河野潤平, 四柳浩之, 橋爪正樹 :
TDC 組込み型バウンダリスキャンにおけるバウンダリスキャンセルのスタンダードセル設計と評価,
電気関係学会四国支部連合大会講演論文集, 85, 2019年9月. 中西健人, 四柳浩之, 橋爪正樹 :
パス順位比較に用いる PFD の遅延分解能調査,
電気関係学会四国支部連合大会講演論文集, 84, 2019年9月. 長田奏美, 四柳浩之, 橋爪正樹 :
検査容易化設計手法を用いた複数検査対象経路の同時選択による検査時間の削減,
電気関係学会四国支部連合大会講演論文集, 83, 2019年9月. 西川拓人, 四柳浩之, 橋爪正樹 :
パス順位比較を用いる半断線故障検査法に対する実測によるチップ間ばらつきの影響調査,
電気関係学会四国支部連合大会講演論文集, 82, 2019年9月. 松本悠汰, 橋爪正樹, 四柳浩之 :
電荷注入量による IC 内断線不良検出のための電荷注入開始時刻制御回路,
電気関係学会四国支部連合大会講演論文集, 80, 2019年9月. 石原健, 橋爪正樹, 四柳浩之 :
電荷注入量に基づく検査法による差動増幅回路の抵抗断線検出可能性調査,
電気関係学会四国支部連合大会講演論文集, 79, 2019年9月. 宮谷康希, 神田道也, 橋爪正樹, 四柳浩之, Shyue-Kung Lu :
オフセットキャンセル型コンパレータを用いた実装基板回路の静的電源電流による断線レベル検出の可能性調査,
電気関係学会四国支部連合大会講演論文集, 78, 2019年9月. 曽根田伴奈, 神田道也, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
電気試験法による実装基板内抵抗断線の出荷後検出法,
第29回マイクロエレクトロニクスシンポジウム論文集, 131-134, 2019年9月. 池内康祐, 神田道也, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
バウンダリスキャンテストによる3D IC内ダイ間抵抗断線検出可能性調査,
第29回マイクロエレクトロニクスシンポジウム論文集, 127-130, 2019年9月. 大塚諒哉, 四柳浩之, 橋爪正樹, Chia-Yu Yao :
微小遅延故障検査への PLL 回路の適用についての一考察,
電子情報通信学会総合大会講演論文集, 44, 2019年3月. 菊池愁也, 新開颯馬, 四柳浩之, 橋爪正樹 :
TDC組込型バウンダリスキャン設計を用いる微小遅延故障検査における遅延ばらつき影響調査,
第33回エレクトロニクス実装学会春季講演大会, 12D1-03-1-12D1-03-3, 2019年3月. 池内康祐, 神田道也, 平井智士, 四柳浩之, 橋爪正樹 :
バウンダリスキャンテスト回路を用いた待機モード時電気試験を可能にするTAPCの開発,
第33回エレクトロニクス実装学会春季講演大会, 12D1-01-1-12D1-01-4, 2019年3月. 平井智士, 四柳浩之, 橋爪正樹 :
TDC 組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減,
電子情報通信学会技術研究報告, Vol.118, No.335, 119-124, 2018年12月.

(要約): ICの新たな集積方法として，TSV(Through-Silicon-Via)を用いた3次元積層技術が注目されている．しかし，ボイドやピンホールなどの製造工程中に発生するTSVの故障により，故障TSVでは遅延故障が発生する可能性がある．そこで，TDC(Time-to-Digital Converter)組込み型バウンダリスキャン(TDCBS)を用いたTSVのテスト容易化設計が研究されている． TDCBSは，TSVの遅延観測およびTSVへの遷移信号入力といった2つの役割を持つ遅延付加部と呼ばれる回路要素を持つ．本論文では，TDCBSの検査時間を削減するために，遅延付加部を遅延観測用と遷移信号入力用の2つに分割する手法を提案する．提案手法では，遅延付加部の分割によりスキャンチェインの長さを短縮でき，検査時間を削減可能である．

松本悠汰, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
電荷注入量による断線検出での電荷注入開始時刻変更効果,
電気関係学会四国支部連合大会講演論文集, 83, 2018年9月. 曽根田伴奈, 神田道也, 橋爪正樹, 四柳浩之, Shyue-Kung Lu :
MOS製造ばらつきに対するダイオード組込型検査用回路を用いた検査法の抵抗断線検出能力,
電気関係学会四国支部連合大会講演論文集, 82, 2018年9月. 柴田駿介, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
隣接線の信号遷移を用いる半断線故障判別法の温度に対する有効性調査,
電気関係学会四国支部連合大会講演論文集, 80, 2018年9月. 宮武典子, 四柳浩之, 横山洋之, 橋爪正樹, 多田哲生 :
リングオシレータを用いた3D IC内ダイ間断線検出のMOS製造ばらつきによる影響,
電気関係学会四国支部連合大会講演論文集, 81, 2018年9月. 神田道也, 四柳浩之, 橋爪正樹 :
実装基板回路内抵抗断線のバウンダリスキャンテストによる出荷後検出能力評価,
第28回マイクロエレクトロニクスシンポジウム講演論文集, 185-188, 2018年9月. 平井智士, 四柳浩之, 橋爪正樹 :
TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減,
電子情報通信学会技術研究報告, Vol.117, No.444, 13-18, 2018年2月.

(要約): 3次元積層ICにおけるダイ間配線の新しい実装方法として，TSV(Through-Silicon-Via)が注目されている．しかし，製造工程中におけるボイドやピンホールなどのTSVの故障により，故障TSVでは遅延故障が発生する可能性がある．そこで，TDC(Time-to-Digital Converter)組込み型バウンダリスキャン(TDCBS)を用いたTSVのテスト容易化設計について研究が行われている．過去に，遅延付加部のリオーダにより付加遅延量のばらつきを低減するTDCBSの設計手法を提案した．しかし，この手法では遅延付加部のループを形成する配線が，他の配線よりも長くなってしまう問題がある．本論文では，ループを考慮した遅延付加部のリオーダによってループ部分の配線長を低減する設計手法を提案する．

神原東風, 大谷航平, 四柳浩之, 橋爪正樹 :
IDDT出現時間に基づく検査法の断線故障検出能力向上のための設計,
電子情報通信学会技術研究報告, Vol.117, No.274, 125-130, 2017年11月.

(要約): IC内に発生する断線故障の増加が問題となっている. これまでに我々はCMOS論理回路内の信号線における断線故障を検出するための組込みセンサを用いる電源電流検査法を提案した. この検査法はテスト入力ベクトルを検査対象デバイスに印加した際に流れる動的電源電流の出現時間に基づいている. 本稿では検査時に故障回路と正常回路の動的電源電流出現時間の差異を拡大するための検査法の改良を提案する. また,改良した組込みセンサを用いることで断線故障の検出が容易になることをSPICEシミュレーションを用いる実験により示す.

神田道也, 橋爪正樹, 四柳浩之, Shyue-Kung Lu :
オフセットキャンセル型コンパレータを用いた3D IC内ダイ間配線の断線レベル検出の可能性,
電気関係学会四国支部連合大会講演論文集, 82, 2017年9月. 岡本匡史, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
3D IC内ダイ間配線に流す静的電流による抵抗断線検出用検査回路の製造ばらつきの影響調査,
電気関係学会四国支部連合大会講演論文集, 81, 2017年9月. 宮武典子, 四柳浩之, 横山洋之, 橋爪正樹, 多田哲生 :
リングオシレータを用いた3D IC内ダイ間配線検査法の発振周波数の温度依存性調査,
電気関係学会四国支部連合大会講演論文集, 80, 2017年9月. 須崎晴登, 月本功, 四柳浩之, 橋爪正樹 :
電流テスト法によるLSI実装時半断線故障の検出可能性評価,
電気関係学会四国支部連合大会講演論文集, 79, 2017年9月. 片山知拓, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
パス順位比較を用いる半断線故障の検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 86, 2017年9月. 薮井大輔, 四柳浩之, 橋爪正樹 :
BC1タイプのバウンダリスキャンテスト回路を用いた実装基板のオンライン配線検査法,
第27回マイクロエレクトロニクスシンポジウム講演論文集, 351-354, 2017年8月. 神原東風, 四柳浩之, 橋爪正樹 :
IDDT出現時間差を用いる検査法のための低遷移パターンの故障検出率調査,
電子情報通信学会総合大会講演論文集, 139, 2017年3月. 大谷航平, 菅大介, 四柳浩之, 橋爪正樹 :
電荷注入回数によるIC間配線の試験回路,
第31回エレクトロニクス実装学会春季講演大会, 62-65, 2017年3月. 薮井大輔, 四柳浩之, 橋爪正樹 :
バウンダリスキャンテスト回路を用いた実装基板のオンライン配線試験法,
第31回エレクトロニクス実装学会春季講演大会, 58-61, 2017年3月. 二関森人, 細川利典, 吉村正義, 新井雅之, 四柳浩之, 橋爪正樹 :
到達不能状態を用いたSATベース順序回路のテスト不能故障判定法,
電子情報通信学会技術研究報告, Vol.116, No.466, 29-34, 2017年2月. 河塚信吾, 四柳浩之, 橋爪正樹 :
微小遅延故障テストのためのTDC組込み型スキャンFFの設計について,
電子情報通信学会技術研究報告, Vol.116, No.331, 105-110, 2016年11月.

(要約): 半導体製造技術の向上により，回路の遅延時間がわずかにシフトする微小遅延故障がタイミング不良として顕在化している．微小遅延故障は経年劣化により誤動作の原因となる可能性があるため検査手法が求められている．過去に，パスの遅延故障を検出するため，TDC(Time-to-Digital Converter)を用いた微小遅延測定用回路が提案されている．本稿ではTDCを用いた回路の改良のため，被検査回路内のスキャンFFにTDCを組込んだ回路の設計を行い，シミュレーションによる遅延検出能力評価を行う．

森亮介, 四柳浩之, 橋爪正樹 :
TDC 組込み型バウンダリスキャンを用いる遅延故障検査でのチップ間ばらつき補正,
電気関係学会四国支部連合大会講演論文集, 96, 2016年9月. 三好大地, 四柳浩之, 橋爪正樹 :
IDDT出現時間を用いる断線故障検査法の伝搬不能故障検出に対する有効性調査,
電気関係学会四国支部連合大会講演論文集, 95, 2016年9月. 藤谷和依, 四柳浩之, 橋爪正樹 :
論理値割当隣接線選択と故障顕在化しきい値の断線故障用テスト生成時間への影響,
電気関係学会四国支部連合大会講演論文集, 94, 2016年9月. 伊勢幸太郎, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
隣接線の信号遷移を用いる半断線故障判別法の断線位置に対する有効性調査,
電気関係学会四国支部連合大会講演論文集, 93, 2016年9月. 河塚信吾, 四柳浩之, 橋爪正樹 :
TDC組込み型スキャンFFの遅延分解能へのばらつきの影響調査,
電気関係学会四国支部連合大会講演論文集, 92, 2016年9月. 掛江庸平, 四柳浩之, 橋爪正樹 :
実験によるIC内組込み型IDDT出現時間検出回路の断線検出可能性調査,
電気関係学会四国支部連合大会講演論文集, 88, 2016年9月. 大谷航平, 菅大介, 四柳浩之, 橋爪正樹 :
電荷注入量による断線不良検出の回路規模に対する影響調査,
電気関係学会四国支部連合大会講演論文集, 87, 2016年9月. 田中聖也, 月本功, 四柳浩之, 橋爪正樹 :
電流テストによる出力リード浮き検出時の隣接配線からの交流電界印加電圧,
電気関係学会四国支部連合大会講演論文集, 86, 2016年9月. 踊場明宏, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
組込み型電気検査回路による3D IC内容量断線の進行過程検出の可能性,
電気関係学会四国支部連合大会講演論文集, 85, 2016年9月. 岡本匡史, 踊場明宏, Fara Binti Ali Ashikin, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
ダイオードとnMOSからなる電気検査回路による容量断線の実験による検出可能性評価,
電気関係学会四国支部連合大会講演論文集, 84, 2016年9月. 伊喜利勇貴, 南原康亮, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
nMOSダイオード組込型検査回路を用いたIC間配線の電気検査用不良判定しきい値の導出,
電気関係学会四国支部連合大会講演論文集, 83, 2016年9月. FARA ASHIKIN BINTI ALI, 梅津翔一, 伊喜利勇貴, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
バウンダリスキャンテスト回路を有しないICの電流テストによるリード浮き検出法,
第30回エレクトロニクス実装学会春季講演大会, 195-197, 2016年3月. 宮部拓海, 四柳浩之, 橋爪正樹, Roth Zvi :
組込型DC刺激信号印加回路を用いた電流テストによるICのリード浮き検出の可能性,
第30回エレクトロニクス実装学会春季講演大会, 198-200, 2016年3月. 藤谷和依, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
論理値割当隣接線の選択による断線故障用テスト生成時間の削減,
電子情報通信学会技術研究報告, Vol.115, No.449, 13-18, 2016年2月. 伊勢幸太郎, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
隣接線の信号遷移による遅延変動を用いる半断線故障の判別法について,
電子情報通信学会技術研究報告, Vol.115, No.339, 31-36, 2015年12月. 森亮介, 四柳浩之, 橋爪正樹 :
遅延故障検査容易化回路を用いる同時検査対象経路選択条件の検討,
電子情報通信学会技術研究報告, Vol.115, No.339, 25-30, 2015年12月. 田中聖也, 月本功, 四柳浩之, 橋爪正樹 :
電流テストにおける交流電界印加用波形形状による IDDQ出現時間の比較,
電気関係学会四国支部連合大会講演論文集, 104, 2015年9月. 宮部拓海, 四柳浩之, 橋爪正樹, Zvi Roth :
三角波刺激信号印加によるIC間配線の電流テストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 103, 2015年9月. 南原康亮, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
nMOS スイッチを用いた組込型検査用回路を有する IC の IC 間断線の電気検査法の不良判定しきい値の導出,
電気関係学会四国支部連合大会講演論文集, 102, 2015年9月. 梶谷俊介, 四柳浩之, 橋爪正樹 :
CMOSイメージセンサ画素回路内欠陥の回路シミュレーションによる検査能力調査,
電気関係学会四国支部連合大会講演論文集, 101, 2015年9月. 伊喜利勇貴, 四柳浩之, 橋爪正樹, 横山洋之, 多田哲生, Shyue-Kung Lu :
3D積層メモリ内TSV救済回路の伝搬遅延調査,
電気関係学会四国支部連合大会講演論文集, 100, 2015年9月. 踊場明宏, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
ダイオード付加検査用回路による3D IC内ダイ間容量断線の電気検査能力評価,
電気関係学会四国支部連合大会講演論文集, 99, 2015年9月. 菅大介, 四柳浩之, 橋爪正樹 :
電荷注入量によるIC間配線の電流テストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 96, 2015年9月. 三好大地, 四柳浩之, 橋爪正樹 :
IDDT出現時間を用いた断線故障検出法のためのテストパターン順序付けに関する一考察,
電気関係学会四国支部連合大会講演論文集, 121, 2015年9月. 臼井基記, 四柳浩之, 橋爪正樹 :
PRPGフィードバック制御とリシード回路を用いたBASTによるテストデータ量削減,
電気関係学会四国支部連合大会講演論文集, 120, 2015年9月. 森亮介, 四柳浩之, 橋爪正樹 :
TDC 組込み型バウンダリスキャンを用いた 2 経路同時遅延測定の実測による評価,
電気関係学会四国支部連合大会講演論文集, 118, 2015年9月. 石場隆之, 四柳浩之, 橋爪正樹 :
微小遅延故障検査用遅延測定回路内の遅延付加部の改良,
電気関係学会四国支部連合大会講演論文集, 117, 2015年9月. 伊勢幸太郎, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
隣接線の信号遷移を用いる多変量解析による半断線故障の検出可能性について,
電気関係学会四国支部連合大会講演論文集, 114, 2015年9月. 藤谷和依, 四柳浩之, 橋爪正樹 :
断線故障検査における並走距離を考慮した隣接線の論理値割当候補の削減,
電気関係学会四国支部連合大会講演論文集, 113, 2015年9月. 宮本陽平, 四柳浩之, 橋爪正樹 :
TSV故障検出回路におけるVDL回路部の遅延検出能力評価,
電気関係学会四国支部連合大会講演論文集, 112, 2015年9月. 濱田圭吾, 四柳浩之, 橋爪正樹 :
遅延故障用バウンダリスキャンによるTSV検査法に関する研究,
電気関係学会四国支部連合大会講演論文集, 111, 2015年9月. 橋爪正樹, 踊場明宏, 梅津翔一, Ashikin Ali Fara Binti, 四柳浩之, Shyue-Kung Lu :
3次元実装IC内ダイ間配線の電気的抵抗断線検出用回路,
第29回エレクトロニクス実装学会講演大会, 431-432, 2015年3月. 白石雄大, 橋爪正樹, 四柳浩之, 横山洋之, 多田哲生, Shyue-Kung Lu :
SRAMのデータバス断線の電気検査法のしきい値の決定法,
第29回エレクトロニクス実装学会講演大会, 433-434, 2015年3月. 宮本陽平, 四柳浩之, 橋爪正樹 :
TSV故障検出回路の制御部改良および観測部における面積削減の検討,
電子情報通信学会技術研究報告, Vol.114, No.329, 3-8, 2014年11月.

(要約): 故障TSVで発生する遅延量は極めて小さく，故障検出が困難である．そこで，隣接TSVを考慮したTSV故障検出回路が提案されている．しかし，従来回路では各TSVにFFを追加し検査対象TSVの指定を行うため，TSVの増加に伴い回路面積の増大が問題となる．また，遅延検出回路として使用されるVDL(Vernier Delay Line)の分解能と回路面積の関係についての評価はされていなかった．本研究では，TSV故障検出回路の回路面積の削減のため，コア検査用として組み込まれているBSC(Boundary Scan Cell)を利用しての制御部の改良とVDL回路部内のゲート段数評価を行った．

梅津翔一, 四柳浩之, 橋爪正樹 :
3D IC内半断線配線検出用組み込み型電気検査回路,
電子情報通信学会ソサイエティ大会講演論文集, 85, 2014年9月. 藤原明大, 四柳浩之, 橋爪正樹 :
複数リングオシレータを用いた格子状 TSV 故障検査に関する研究,
電子情報通信学会ソサイエティ大会講演論文集, 47, 2014年9月. 櫻井浩希, 四柳浩之, 橋爪正樹 :
TDC組込み型バウンダリスキャン回路を用いた実測によるタイミング余裕の検証,
電子情報通信学会ソサイエティ大会講演論文集, 46, 2014年9月. 森凌太, 四柳浩之, 橋爪正樹 :
スキャンシフト動作を制御するBASTを用いたテストデータ量削減手法,
電子情報通信学会ソサイエティ大会講演論文集, 45, 2014年9月. Fang Chih-Chan, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Test Pattern Matching Method on BAST Architecture to Reduce Bit-flipping and Skipping of Random Patterns,
Journal of Shikoku-Section Joint Convention of the Institutes of Electrical and Related Engineers, 114, Sep. 2014. 臼井基記, 四柳浩之, 橋爪正樹 :
テストデータ量削減のためのPRPG のループ制御を用いた BAST の検討,
電気関係学会四国支部連合大会講演論文集, 113, 2014年9月. 濱田圭吾, 四柳浩之, 橋爪正樹 :
遅延故障検査容易化設計用タイミング余裕計測回路の提案,
電気関係学会四国支部連合大会講演論文集, 112, 2014年9月. 石場隆之, 四柳浩之, 橋爪正樹 :
順序回路におけるパスの微小遅延故障を測定する遅延付加回路設計,
電気関係学会四国支部連合大会講演論文集, 111, 2014年9月. 松田卓磨, 四柳浩之, 橋爪正樹 :
隣接線論理割当の重複を抑制するビアオープン故障診断用テスト生成を用いた診断可能性調査,
電気関係学会四国支部連合大会講演論文集, 110, 2014年9月. 姫尾勇気, 芥川正武, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
電気検査法による双方向信号線の断線検出用検査入力削減の可能性,
電気関係学会四国支部連合大会講演論文集, 103, 2014年9月. 南原康亮, 四柳浩之, 橋爪正樹 :
検査容易化入力保護回路を有する IC の IC 間断線の電気検査法の不良判定しきい値の導出,
電気関係学会四国支部連合大会講演論文集, 102, 2014年9月. 菅大介, 四柳浩之, 橋爪正樹 :
IC への電荷注入量による電流テストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 101, 2014年9月. 梅津翔一, 四柳浩之, 橋爪正樹 :
組み込み型電気検査回路によるICのピン浮き検査可能性実験,
第24回マイクロエレクトロニクスシンポジウム論文集, 375-378, 2014年9月. 梅津翔一, 四柳浩之, 橋爪正樹 :
組み込み型電気検査回路によるIC 間容量断線検査,
2014 年電子情報通信学会総合大会情報・システム講演論文集1, 125, 2014年3月. 梅津翔一, 四柳浩之, 橋爪正樹 :
ICのピン浮きの電気検査用組み込み型電流センサ,
第28回エレクトロニクス実装学会講演大会, 239-240, 2014年3月. 橋爪正樹, 白石雄大, 四柳浩之, Shyue-Kung Lu :
組み込み型電気検査回路によるIC 間容量断線検査,
第28回エレクトロニクス実装学会講演大会, 237-238, 2014年3月. 森凌太, 四柳浩之, 橋爪正樹 :
BASTにおけるスキャンシフト制御および反転信号の部分リセットによるテストデータ量削減法,
電子情報通信学会技術研究報告, Vol.113, No.430, 55-60, 2014年2月. 櫻井浩希, 四柳浩之, 橋爪正樹 :
TDC組込み型バウンダリスキャン回路による遅延検出能力評価,
電子情報通信学会技術研究報告, Vol.113, No.430, 7-12, 2014年2月. 安藤諒, 月本功, 高木正夫, 四柳浩之, 橋爪正樹 :
交流電界印加時の電流テストによるBGA LSI のはんだボール断線故障検出,
電気関係学会四国支部連合大会講演論文集, 100, 2013年9月. 松川翔平, 高橋寛, 樋上喜信, 四柳浩之, 橋爪正樹 :
抵抗性オープン故障に対する診断用テスト生成,
電気関係学会四国支部連合大会講演論文集, 125, 2013年9月. 大栗裕人, 四柳浩之, 橋爪正樹 :
信号の伝送方向を考慮した半断線故障配線の遅延解析,
電気関係学会四国支部連合大会講演論文集, 129, 2013年9月. 花房世規, 橋爪正樹, 四柳浩之 :
設計制約下におけるスキャンチェーン接続順変更によるBAST用テストデータ量削減手法,
電気関係学会四国支部連合大会講演論文集, 128, 2013年9月. 森凌太, 橋爪正樹, 四柳浩之 :
反転信号のリセットを制御するBASTを用いたテストデータ量削減手法,
電気関係学会四国支部連合大会講演論文集, 127, 2013年9月. 山下淳, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
SAT 手法による隣接線影響を考慮した微小遅延故障検査用テストパターン生成に関する一考察,
電気関係学会四国支部連合大会講演論文集, 126, 2013年9月. 梅津翔一, 橋爪正樹, 四柳浩之 :
ESD入力保護能力を低下させない検査容易化設計によるIC間配線の電気検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 114, 2013年9月. 姫尾勇気, 芥川正武, 四柳浩之, 橋爪正樹, Shyue-Kung Lu :
双方向信号線の電気的断線検査法の実験による検査能力評価,
電気関係学会四国支部連合大会講演論文集, 113, 2013年9月. 末永翔平, 四柳浩之, 橋爪正樹 :
組込み型IDDT出現時間検出回路の実験による評価用設計,
電気関係学会四国支部連合大会講演論文集, 112, 2013年9月. 西條慎吾, 四柳浩之, 橋爪正樹 :
レイアウト設計した検査容易化CMOSセンサ回路の電気的検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 111, 2013年9月. 二宮孝暢, 四柳浩之, 橋爪正樹 :
TDC組込み型バウンダリスキャンを用いる製造ばらつきを考慮した遅延故障検査法,
電気関係学会四国支部連合大会講演論文集, 106, 2013年9月. 池地大輔, 四柳浩之, 橋爪正樹 :
遅延故障検査容易化回路を用いた複数経路の同時検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 105, 2013年9月. 中村真規, 四柳浩之, 橋爪正樹 :
TSV故障検出回路制御用TSVの検査手法の検討,
電気関係学会四国支部連合大会講演論文集, 104, 2013年9月. 藤原明大, 四柳浩之, 橋爪正樹 :
隣接TSVの影響を考慮するTSV故障検査用リングオシレータの提案と評価,
電気関係学会四国支部連合大会講演論文集, 103, 2013年9月. 原口英, 四柳浩之, 多田哲生, Shyue-Kung Lu, Zvi Roth, 橋爪正樹 :
電磁界シミュレーション値を用いた完全断線TSV出力電圧の高精度推定法,
電気関係学会四国支部連合大会講演論文集, 102, 2013年9月. 日下敬雄, 四柳浩之, 橋爪正樹 :
同一信号線上のビアオープン故障の隣接線影響を用いる診断可能性評価,
電気関係学会四国支部連合大会講演論文集, 101, 2013年9月. 樋上喜信, 高橋寛, 四柳浩之, 橋爪正樹, 山崎浩二, 堤利幸 :
3次元LSIにおけるTSVの故障検査および特性評価に関する研究,
STARCワークショップ2013, 2013年9月. 小野安季良, 高木正夫, 四柳浩之, 橋爪正樹 :
パッケージ内に電極を内蔵したICの入力部断線の交流電界印加時の電流テスト,
第27回エレクトロニクス実装学会講演大会, 53-54, 2013年3月. 橋爪正樹, 芥川正武, Lu Shyue-Kung, 四柳浩之 :
IEEE1149.1検査機構を用いた双方向信号線の電気テスト法,
第27回エレクトロニクス実装学会講演大会, 55-56, 2013年3月. 中村真規, 四柳浩之, 橋爪正樹 :
隣接TSVを考慮したTSV遅延故障検出法について,
電子情報通信学会技術研究報告, Vol.112, No.429, 31-36, 2013年2月. 大栗裕人, 四柳浩之, 橋爪正樹, 堤利幸, 山崎浩二, 樋上喜信, 高橋寛 :
半断線故障検出のための信号遅延の特性評価,
電子情報通信学会技術研究報告, Vol.112, No.429, 25-30, 2013年2月. 日下敬雄, 四柳浩之, 橋爪正樹 :
隣接線の影響を用いるビアオープン故障箇所の特定,
電気関係学会四国支部連合大会講演論文集, 153, 2012年9月. 山下淳, 四柳浩之, 橋爪正樹, 樹下行三 :
SATソルバによる隣接線影響を考慮したオープン故障の検出可能性判定,
電気関係学会四国支部連合大会講演論文集, 151, 2012年9月. 池地大輔, 末延侑基, 槇本浩之, 四柳浩之, 橋爪正樹 :
遅延故障検査容易化設計におけるSTAを用いる必要付加遅延量の導出,
電気関係学会四国支部連合大会講演論文集, 149, 2012年9月. 岡田靖彦, 四柳浩之, 橋爪正樹 :
反転信号のシフト回数を制御する BAST を用いたテストデータ量削減手法,
電気関係学会四国支部連合大会講演論文集, 148, 2012年9月. 西條慎吾, 四柳浩之, 橋爪正樹, 樹下行三 :
CMOS画素回路内機能故障の電気的検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 127, 2012年9月. 末永翔平, 四柳浩之, 橋爪正樹 :
組込み型IDDT出現時間検出回路による断線故障の検出のための必要条件,
電気関係学会四国支部連合大会講演論文集, 129, 2012年9月. 宮森良彦, 四柳浩之, 橋爪正樹 :
電流テスト容易化抵抗ストリング型DA変換器のTR解析による検査能力評価,
電気関係学会四国支部連合大会講演論文集, 130, 2012年9月. 原口英, 近藤将平, 四柳浩之, 多田哲生, 橋爪正樹 :
シミュレーション値を用いた完全断線 TSV の出力電圧推定法,
電気関係学会四国支部連合大会講演論文集, 138, 2012年9月. 大栗裕人, 四柳浩之, 橋爪正樹 :
密集配線内の半断線故障発生時の遅延解析,
電気関係学会四国支部連合大会講演論文集, 139, 2012年9月. 中村真規, 四柳浩之, 橋爪正樹 :
格子状 TSV 配置における TSV 断線時の故障動作解析,
電気関係学会四国支部連合大会講演論文集, 140, 2012年9月. 奥村健, 小西朝陽, 四柳浩之, 橋爪正樹 :
IC 間配線分岐における断線の電気的検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 141, 2012年9月. 冨士雅宗, 四柳浩之, 橋爪正樹, 小西朝陽 :
電気的テスト法によるIC間配線の半断線検出能力評価,
電気関係学会四国支部連合大会講演論文集, 142, 2012年9月. 小西朝陽, 四柳浩之, 橋爪正樹 :
ESD入力保護能力を低下させないIC間断線の電気的検査用回路の実験による評価,
電気関係学会四国支部連合大会講演論文集, 143, 2012年9月. 高橋寛, 樋上喜信, 堤利幸, 山崎浩二, 四柳浩之, 橋爪正樹 :
シグナルインティグリティ不良に対する実証的研究の試み,
電子情報通信学会技術研究報告, Vol.112, No.102, 21-26, 2012年6月. 山下淳, 樹下行三, 四柳浩之, 橋爪正樹 :
隣接線を考慮したパターン併合によるオープン故障用テストパターン生成,
電子情報通信学会総合大会講演論文集, D-10-3, 2012年3月. 小西朝陽, 四柳浩之, 橋爪正樹 :
ESD入力保護能力を低下させないIC間断線の電気的検査用回路,
電子情報通信学会総合大会講演論文集, D-10-4, 2012年3月. 小野安季良, 四柳浩之, 高木正夫, 橋爪正樹 :
QFP ICの半断線故障に対する電流テスト検査法,
第26回エレクトロニクス実装学会講演大会, 168-169, 2012年3月. 小西朝陽, 四柳浩之, 橋爪正樹 :
IC接続部断線の電気的検査を可能にする組み込み型検査用回路,
第26回エレクトロニクス実装学会講演大会, 166-167, 2012年3月. 岡田靖彦, 四柳浩之, 橋爪正樹 :
テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法,
電子情報通信学会技術研究報告, Vol.111, No.325, 133-138, 2011年11月. 槇本浩之, 四柳浩之, 橋爪正樹 :
TDCを組み込んだ遅延故障検出用テスト容易化設計について,
電子情報通信学会技術研究報告, Vol.111, No.325, 185-190, 2011年11月. 天羽孝文, 四柳浩之, 橋爪正樹 :
局所的な IR ドロップ低減のためのFF への遷移重みを用いる x 割当て法,
電気関係学会四国支部連合大会講演論文集, 143, 2011年9月. 合田賢司, 奥山奨太郎, 四柳浩之, 橋爪正樹 :
隣接線の影響と分岐を考慮したビアオープン故障検査用のテスト生成,
電気関係学会四国支部連合大会講演論文集, 142, 2011年9月. 村上健, 四柳浩之, 橋爪正樹 :
電流テスト容易化レベルシフタ回路の容量成分を伴う断線故障に対する故障検出能力評価,
電気関係学会四国支部連合大会講演論文集, 141, 2011年9月. 佐伯良介, 四柳浩之, 橋爪正樹 :
IDDQ 値のパターン依存低減のための最少ドントケア数に着目したテストパターン生成,
電気関係学会四国支部連合大会講演論文集, 140, 2011年9月. 真鍋克也, 四柳浩之, 橋爪正樹 :
メタル配線の完全断線時の出力電圧推定モデル,
電気関係学会四国支部連合大会講演論文集, 138, 2011年9月. 西川大樹, 富田泰基, 月本功, 高木正夫, 四柳浩之, 橋爪正樹 :
電流テストによる CMOS LSI のリード浮き検出に対する低消費電流化の影響,
電気関係学会四国支部連合大会講演論文集, 130, 2011年9月. (名) Widianto, Akira Ono, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Feasibility of Open Lead Detection with Built-in Current Sensor,
Journal of Shikoku-Section Joint Convention of the Institutes of Electrical and Related Engineers, 119, Sep. 2011. 橋爪正樹, 秦豊, 四柳浩之, 三浦幸也 :
デコーダ型 DA 変換器の電流テスト容易化設計,
電気関係学会四国支部連合大会講演論文集, 118, 2011年9月. 近藤将平, 四柳浩之, 多田哲生, 橋爪正樹 :
電磁界シミュレータによる密集 TSV の完全断線時電圧の導出,
電気関係学会四国支部連合大会講演論文集, 116, 2011年9月. 小西朝陽, 四柳浩之, 橋爪正樹 :
QFP ICのリード短絡の電気的検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 117, 2011年9月. 橋爪正樹, 秦豊, 四柳浩之, 三浦幸也 :
抵抗ラダー型DAC 内MOS 短絡の電流テスト容易化設計,
2011年電子情報通信学会総合大会, 121, 2011年3月. 近藤将平, 四柳浩之, 橋爪正樹 :
電磁界シミュレータによるTSVの半断線で生じる故障動作解析,
第25回エレクトロニクス実装学会講演大会, 205-206, 2011年3月. 橋爪正樹, 小西朝陽, 四柳浩之 :
バウンダリスキャンテスト機構を流用する部品実装基板の電気的テストとその可能性,
第25回エレクトロニクス実装学会講演大会, 201-204, 2011年3月. 石川将司, 四柳浩之, 橋爪正樹 :
BAST構造において反転信号シフトを利用するテストデータ量削減法,
電気関係学会四国支部連合大会講演論文集, 102, 2010年9月. 佐伯良介, 四柳浩之, 橋爪正樹 :
パターンごとのIDDQ値ばらつきを抑えるテストパターン生成,
電気関係学会四国支部連合大会講演論文集, 101, 2010年9月. 村上健, 四柳浩之, 橋爪正樹 :
レベルシフタ回路の容量成分を伴う断線故障に対する遅延テスト能力の評価,
電気関係学会四国支部連合大会講演論文集, 100, 2010年9月. 五百倉裕一, 四柳浩之, 橋爪正樹, 樹下行三 :
試作 IC による CMOS 画素回路の電気的検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 99, 2010年9月. 近藤将平, 四柳浩之, 多田哲生, 橋爪正樹 :
ビアの完全断線時の電磁界シミュレータによる故障動作解析,
電気関係学会四国支部連合大会講演論文集, 98, 2010年9月. 岡田理, 四柳浩之, 橋爪正樹, 堤利幸, 山崎浩二, 樋上喜信, 高橋寛 :
IC内隣接配線における半断線故障時の信号遅延解析,
電気関係学会四国支部連合大会講演論文集, 97, 2010年9月. 富田泰基, 月本功, 高木正夫, 四柳浩之, 橋爪正樹 :
ディープサブミクロンプロセスFPGAのリード浮き発生時静的電源電流特性,
電気関係学会四国支部連合大会講演論文集, 81, 2010年9月. 原田慎吾, 小川眞太郎, 四柳浩之, 勢井宏義, 橋爪正樹 :
An LED Lighting Control Circuit to Measure Light Wavelength Dependence on Circadian Rhythm in Mice,
電気関係学会四国支部連合大会講演論文集, 80, 2010年9月. 橋爪正樹, 内倉健一, 小野安季良, 四柳浩之, 高木正夫 :
IC内組込型インターコネクトオープン検出回路,
第24回エレクトロニクス実装学会講演大会, 48-49, 2010年3月. 堤利幸, 刈谷泰由紀, 山崎浩二, 橋爪正樹, 四柳浩之, 高橋寛, 樋上喜信, 高松雄三 :
TEGチップのデジタル測定によるオープン故障のモデル化の検討,
電子情報通信学会技術研究報告, Vol.109, No.416, 75-80, 2010年2月. 高橋寛, 樋上喜信, 首藤祐太, 高宗佑司, 高松雄三, 堤利幸, 山崎浩二, 四柳浩之, 橋爪正樹 :
抵抗性オープン故障のモデル化とそのテスト生成について,
電子情報通信学会技術研究報告, Vol.109, No.416, 19-24, 2010年2月. 中野孝昭, 四柳浩之, 橋爪正樹 :
局所的な IR ドロップを考慮する複数スキャンチェーン構成法,
電気関係学会四国支部連合大会講演論文集, 134, 2009年9月. 栗林遼太, 四柳浩之, 橋爪正樹 :
隣接線の並走距離を考慮した断線故障検査用テスト生成,
電気関係学会四国支部連合大会講演論文集, 133, 2009年9月. 樽見洋, 四柳浩之, 橋爪正樹 :
縮退故障用テストパターンを用いたビアオープンの検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 132, 2009年9月. 真鍋克也, 山田裕一, 吉田卓矢, 四柳浩之, 橋爪正樹 :
完全断線配線の同一層配線信号から受ける影響,
電気関係学会四国支部連合大会講演論文集, 131, 2009年9月. 山田裕一, 吉田卓矢, 四柳浩之, 橋爪正樹 :
断線部形状の IC 内完全断線配線の信号伝搬に与える影響,
電気関係学会四国支部連合大会講演論文集, 130, 2009年9月. 月本功, 富田泰基, 高木正夫, 四柳浩之, 橋爪正樹 :
90nm プロセス FPGA の外部交流電界印加状態でのリード浮き発生時静的電源電流測定,
電気関係学会四国支部連合大会講演論文集, 115, 2009年9月. 内倉健一, 一宮正博, 四柳浩之, 橋爪正樹, 下谷光生, 多田哲生, 小山健 :
電流テストによる QFP IC のリード浮き検出用検査治具,
電気関係学会四国支部連合大会講演論文集, 114, 2009年9月. 五百倉裕一, 四柳浩之, 橋爪正樹, 島田和幸, 樹下行三 :
CMOS 画素回路内断線の電気的検査可能性,
電気関係学会四国支部連合大会講演論文集, 113, 2009年9月. 原田慎吾, 黒山智之, 四柳浩之, 橋爪正樹 :
オペアンプ回路内断線・短絡故障の電流テスト能力評価,
電気関係学会四国支部連合大会講演論文集, 112, 2009年9月. 中南和也, 四柳浩之, 橋爪正樹, 仲島幸孝, 樹下行三 :
レベルシフタ回路の電流テスト容易化設計,
電気関係学会四国支部連合大会講演論文集, 111, 2009年9月. 橋爪正樹, 秦豊, 四柳浩之, 三浦幸也 :
抵抗ラダー型DAC の電流テスト容易化設計,
電子情報通信学会総合大会講演論文集, 155, 2009年3月. 栗林遼太, 四柳浩之, 橋爪正樹 :
隣接線への論理値割当を行う断線故障検査用テスト生成,
電子情報通信学会総合大会講演論文集, 157, 2009年3月. 樽見洋, 四柳浩之, 橋爪正樹 :
多重縮退故障に対応するビアオープンとそのテスト生成についての一考察,
電子情報通信学会総合大会講演論文集, 156, 2009年3月. 橋爪正樹, 一宮正博, 四柳浩之, 小野安季良, 高木正夫 :
QFP ICのリード浮きの電気的検出用回路,
第23回エレクトロニクス実装学会講演大会, 75-77, 2009年3月. 小野安季良, 一宮正博, 四柳浩之, 高木正夫, 橋爪正樹 :
検査回路の電源電流測定によるICの電源リード浮き検査能力評価,
エレクトロニクス実装学会講演大会講演論文集, 79-80, 2009年3月. 渡部哲也, 高橋寛, 樋上喜信, 堤利幸, 山崎浩二, 四柳浩之, 橋爪正樹, 高松雄三 :
隣接信号線を考慮したオープン故障のテストパターンについて,
電子情報通信学会技術研究報告, Vol.108, No.431, 37-42, 2009年2月. 堤利幸, 刈谷泰由紀, 山崎浩二, 橋爪正樹, 四柳浩之, 高橋寛, 樋上喜信, 高松雄三 :
TEGチップを用いたオープン故障の解析,
電子情報通信学会技術研究報告, Vol.108, No.298, 19-24, 2008年11月. 樽見洋, 四柳浩之, 橋爪正樹 :
ビアオープン故障のテスト生成対象箇所の抽出,
電気関係学会四国支部連合大会講演論文集, 129, 2008年9月. 山本雅之, 四柳浩之, 橋爪正樹 :
BAST構造における反転情報保持を利用するテスト時間削減法,
電気関係学会四国支部連合大会講演論文集, 128, 2008年9月. 中野孝昭, 四柳浩之, 橋爪正樹 :
局所的なIRドロップを考慮するスキャンテスト時の遷移数調査,
電気関係学会四国支部連合大会講演論文集, 127, 2008年9月. 嶋本竜也, 田坂英司, 茅原敏広, 四柳浩之, 橋爪正樹 :
PIC16F84A 内のバス故障用実時間テストプログラム,
電気関係学会四国支部連合大会講演論文集, 126, 2008年9月. 西田圭佑, 橋爪正樹, 四柳浩之 :
IDDT 出現時間検出回路のセルフバイアス化設計,
電気関係学会四国支部連合大会講演論文集, 111, 2008年9月. 秦豊, 四柳浩之, 橋爪正樹, 三浦幸也 :
電流テスト容易化抵抗ストリング型D/A変換器の故障検出能力,
電気関係学会四国支部連合大会講演論文集, 110, 2008年9月. 中南和也, 四柳浩之, 橋爪正樹, 樹下行三 :
レベルシフタ回路の高抵抗故障の遅延テストの検査能力評価,
電気関係学会四国支部連合大会講演論文集, 109, 2008年9月. 尾形祐紀, 四柳浩之, 橋爪正樹 :
TCADを用いた抵抗性断線時の信号遅延解析,
電気関係学会四国支部連合大会講演論文集, 108, 2008年9月. 山田裕一, 四柳浩之, 橋爪正樹 :
IC内配線の高抵抗断線による信号伝搬に及ぼす影響調査,
電気関係学会四国支部連合大会講演論文集, 107, 2008年9月. 小山田裕矢, 四柳浩之, 橋爪正樹 :
断線故障線の論理値変化を引き起こす隣接信号線の特定,
電気関係学会四国支部連合大会講演論文集, 105, 2008年9月. 加藤健二, 一宮正博, 四柳浩之, 橋爪正樹 :
0.35μmCMOSICの配線断線時の故障動作の実測,
電気関係学会四国支部連合大会講演論文集, 104, 2008年9月. 月本功, 池上徹, 高木正夫, 一宮正博, 四柳浩之, 橋爪正樹 :
交流電界印加時の電流テストによるCMOS IC のリード浮き検出における電界印加電圧への周辺配線の影響,
電気関係学会四国支部連合大会講演論文集, 103, 2008年9月. 松尾匡記, 小野安季良, 一宮正博, 四柳浩之, 高木正夫, 橋爪正樹 :
CMOS 論理IC の出力論理値変化に基づくリード浮き検査法の故障検出速度,
電気関係学会四国支部連合大会講演論文集, 102, 2008年9月. 橋爪正樹, 一宮正博, 四柳浩之, 下谷光生, 多田哲生, 小山健 :
電流テストによるQFP IC のリード浮き診断回路,
電気関係学会四国支部連合大会講演論文集, 101, 2008年9月. 内倉健一, 一宮正博, 四柳浩之, 橋爪正樹 :
交流電圧信号印加時の論理値異常によるリード浮き検出回路の試作,
電気関係学会四国支部連合大会講演論文集, 100, 2008年9月. 山崎浩二, 堤利幸, 高橋寛, 樋上喜信, 相京隆, 四柳浩之, 橋爪正樹, 高松雄三 :
オープン故障診断の性能向上について,
電子情報通信学会技術研究報告, Vol.108, No.99, 29-34, 2008年6月. 小野安季良, 一宮正博, 四柳浩之, 高木正夫, 橋爪正樹 :
電流テストによるQFP CPLD ICのリード浮きの検査能力評価,
第22回エレクトロニクス実装学会講演大会, 143-144, 2008年3月. 高橋寛, 樋上喜信, 相京隆, 門山周平, 渡部哲也, 高松雄三, 堤利幸, 山崎浩二, 四柳浩之, 橋爪正樹 :
隣接信号線を考慮した動的なオープン故障に対する故障診断法,
電子情報通信学会技術研究報告, Vol.107, No.482, 7-12, 2008年2月. 四柳浩之 :
テスト容易化設計/テスト容易化論理合成,
第27回STARCアドバンスト講座テスト技術セミナー, 41-61, 2007年12月. 尾形祐紀, 四柳浩之, 橋爪正樹 :
レイアウトを用いた断線信号線の電圧解析,
電気関係学会四国支部連合大会講演論文集, 108, 2007年9月. 小山田裕矢, 四柳浩之, 橋爪正樹 :
複数隣接信号線の影響を用いる断線故障検査用テストパターン生成,
電気関係学会四国支部連合大会講演論文集, 107, 2007年9月. 山本雅之, 橋爪正樹, 四柳浩之, 樹下行三 :
レベルシフタ回路の断線故障の検査容易性評価,
電気関係学会四国支部連合大会講演論文集, 103, 2007年9月. 秦豊, 飯野純一, 四柳浩之, 橋爪正樹, 三浦幸也 :
抵抗ストリング型D/A変換器の電流テスト容易化設計,
電気関係学会四国支部連合大会講演論文集, 102, 2007年9月. 西田圭佑, 橋爪正樹, 四柳浩之, 秋田哲男 :
IC内組み込み型IDDTセンサの設計,
電気関係学会四国支部連合大会講演論文集, 101, 2007年9月. 嶋本竜也, 田坂英司, 茅原敏広, 四柳浩之, 大家隆弘, 橋爪正樹 :
Z80のバス縮退故障の実時間テストプログラム,
電気関係学会四国支部連合大会講演論文集, 100, 2007年9月. 窪田祐作, 橋爪正樹, 四柳浩之 :
TCADを用いた隣接信号変化時の断線信号線の信号変化の調査,
電気関係学会四国支部連合大会講演論文集, 98, 2007年9月. 池上徹, 月本功, 高木正夫, 一宮正博, 四柳浩之, 橋爪正樹 :
内層グランド層のある4層基板における電源電圧仕様の異なるCPLDのリード浮き発生時電源電流特性,
電気関係学会四国支部連合大会講演論文集, 86, 2007年9月. 矢野康治郎, 高木正夫, 月本功, 一宮正博, 四柳浩之, 橋爪正樹 :
交流電界印加時の電流テストによるCMOS LSIの出力リード浮き検出-プリント配線の長さによる印加電圧の変化-,
電気関係学会四国支部連合大会講演論文集, 85, 2007年9月. 大西章仁, 小野安季良, 一宮正博, 四柳浩之, 橋爪正樹, 高木正夫 :
QFP CMOS CPLD ICのリード浮きの電流テスト能力評価,
電気関係学会四国支部連合大会講演論文集, 84, 2007年9月. 滝川徳郎, 東條充, 一宮正博, 四柳浩之, 橋爪正樹 :
0.35umCMOSプロセスで試作したICのリード浮きの電流テスト可能性評価,
電気関係学会四国支部連合大会講演論文集, 83, 2007年9月. 東條充, 一宮正博, 四柳浩之, 橋爪正樹 :
交流電界印加時の電流テストによる試作IC内断線の検査,
電気関係学会四国支部連合大会講演論文集, 82, 2007年9月. 橋爪正樹, 中西雅人, 飯原健司, 四柳浩之, 多田哲生, 小山健 :
ウェーブレット変換を用いたIDDQテスト法の検査能力,
電気関係学会四国支部連合大会講演論文集, 81, 2007年9月. 中西雅人, 橋爪正樹, 四柳浩之, 三浦幸也 :
BICセンサのVth変動に対する検査能力評価,
電気関係学会四国支部連合大会講演論文集, 80, 2007年9月. 小野安季良, 一宮正博, 四柳浩之, 橋爪正樹, 月本功, 高木正夫 :
論理IC実装時に発生する抵抗を伴うリード浮きに対する電流テスト能力評価,
マイクロエレクトロニクスシンポジウム, 195-198, 2007年9月.

(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520290882979424512

(CiNii: 1520290882979424512) 橋爪正樹, 一宮正博, 四柳浩之 :
CMOS QFP ICのリード浮きの電気的検査法,
アカデミック・ラボラトリ・ポスタープログラム講演論文集, 41-46, 2007年6月. 山崎浩二, 堤利幸, 高橋寛, 樋上喜信, 相京隆, 高松雄三, 橋爪正樹, 四柳浩之 :
隣接信号線を考慮したオープン故障の一診断法,
LSIテスティングシンポジウム, 187-192, 2006年11月. 高橋寛, 樋上喜信, 相京隆, 高松雄三, 山崎浩二, 堤利幸, 橋爪正樹, 四柳浩之 :
オープン故障に対する一故障モデルの提案とその故障診断,
LSIテスティングシンポジウム, 181-186, 2006年11月. 美崎洋介, 四柳浩之, 橋爪正樹 :
スキャンツリー内のフリップフロップ配置変更による遷移数削減法,
電気関係学会四国支部連合大会講演論文集, 87, 2006年9月. 池浩司, 四柳浩之, 橋爪正樹 :
配線長制限を用いるスキャンツリー構成法,
電気関係学会四国支部連合大会講演論文集, 86, 2006年9月. 飯原健司, 四柳浩之, 橋爪正樹 :
スキャンツリー構成に対する複数コアの検査時間削減法,
電気関係学会四国支部連合大会講演論文集, 85, 2006年9月. 東條充, 一宮正博, 四柳浩之, 橋爪正樹 :
交流電界印加による電流テスト用検査装置の試作,
電気関係学会四国支部連合大会講演論文集, 72, 2006年9月. 矢野康治郎, 高木正夫, 月本功, 一宮正博, 四柳浩之, 橋爪正樹 :
交流電界印加時の電流テストによるCMOS LSIの出力リード浮き検出のための電界発生用電圧,
電気関係学会四国支部連合大会講演論文集, 71, 2006年9月. 池上徹, 月本功, 高木正夫, 一宮正博, 四柳浩之, 橋爪正樹 :
交流電界印加時電源電流測定によるリード浮き検出における内層ベタグランドの影響,
電気関係学会四国支部連合大会講演論文集, 70, 2006年9月. 中西雅人, 四柳浩之, 橋爪正樹, 三浦幸也 :
しきい値調整可能なIDDQテスト用BICセンサ,
電気関係学会四国支部連合大会講演論文集, 69, 2006年9月. 清水達也, 江崎大輔, 四柳浩之, 橋爪正樹 :
ダイナミック・ストップウォッチ回路のブロック分割による消費電力評価,
電気関係学会四国支部連合大会講演論文集, 76, 2006年9月. Seiichi Nishimoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Supply Current Test Program for Pin Short Detection in Z80,
Journal of Shikoku-Section Joint Convention of the Institutes of Electrical and Related Engineers, 383, Sep. 2005. 清水達也, 橋爪正樹, 四柳浩之, 為貞建臣 :
時変電源電圧駆動ダイナミックCMOS加算器の消費電力評価,
電気関係学会四国支部連合大会講演論文集, 132, 2005年9月. 大村洋, 四柳浩之, 橋爪正樹, 為貞建臣 :
隣接信号線の電圧値を考慮する断線故障の検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 130, 2005年9月. 井上勝己, 四柳浩之, 橋爪正樹, 為貞建臣 :
スキャンツリー構成順序回路のCADによる設計,
電気関係学会四国支部連合大会講演論文集, 129, 2005年9月. 池浩司, 四柳浩之, 橋爪正樹, 樹下行三 :
故障影響伝搬数を基にするスキャンツリー内のフリップフロップの配置法について,
電気関係学会四国支部連合大会講演論文集, 128, 2005年9月. 坂口貴司, 橋爪正樹, 四柳浩之, 為貞建臣, 三浦幸也 :
組み込み型IDDQテスト回路の製造ばらつきの影響,
電気関係学会四国支部連合大会講演論文集, 120, 2005年9月. 飯原健司, 橋爪正樹, 多田哲生, 小山健, 四柳浩之, 為貞建臣 :
ウェーブレット変換を用いたIDDQテスト法の検査能力評価システム,
電気関係学会四国支部連合大会講演論文集, 119, 2005年9月. 高木正夫, 橋爪正樹, 月本功, 一宮正博, 四柳浩之, 為貞建臣 :
交流電界印加時のリード浮き電流テストでのリード浮き発生信号線への出力論理値の影響,
電気関係学会四国支部連合大会講演論文集, 118, 2005年9月. 清水達也, 江崎大輔, 橋爪正樹, 四柳浩之, 為貞建臣 :
時変電源電圧駆動ダイナミックCMOS時計回路の消費電力評価,
電子情報通信学会ソサイエティ大会講演論文集, 92, 2005年9月. 西本誠一, 橋爪正樹, 四柳浩之, 為貞建臣 :
電源電流によるZ80ピン間ブリッジ故障の実時間テスト,
電子情報通信学会ソサイエティ大会講演論文集, 83, 2005年9月. 坂口貴司, 橋爪正樹, 四柳浩之, 為貞建臣, 多田哲生, 小山健, 宮川泰寛, 田中聖二, 茅原敏広 :
ボイラ制御回路のフェールセーフ性自動評価システム,
電気関係学会四国支部連合大会講演論文集, 117, 2004年9月. 西本誠一, 橋爪正樹, 四柳浩之, 為貞建臣 :
PICの電源電流によるピン間ブリッジ故障検出法,
電気関係学会四国支部連合大会講演論文集, 116, 2004年9月. 秋田哲男, 橋爪正樹, 四柳浩之, 為貞建臣, 下谷光生 :
IDDT消滅時間検出回路による伝送ゲートで模擬した断線故障の検出,
電気関係学会四国支部連合大会講演論文集, 115, 2004年9月. 江崎大輔, 橋爪正樹, 四柳浩之, 為貞建臣 :
矩形波電圧源駆動ダイナミックCMOS論理回路の動作速度,
電気関係学会四国支部連合大会講演論文集, 114, 2004年9月. 村上潤吏, 四柳浩之, 橋爪正樹, 樹下行三 :
回路構造を基にするスキャンツリーのチェーン長短縮法,
電気関係学会四国支部連合大会講演論文集, 113, 2004年9月. 中屋敷慎太郎, 一宮正博, 橋爪正樹, 四柳浩之, 為貞建臣 :
ゲートの負荷容量の高速充電による高速IDDQテスト回路の開発,
電気関係学会四国支部連合大会講演論文集, 112, 2004年9月. 西田智巳, 橋爪正樹, 一宮正博, 四柳浩之, 為貞建臣, 三浦幸也 :
抵抗ストリング型DA変換器の電流テストの可能性,
電気関係学会四国支部連合大会講演論文集, 111, 2004年9月. 高木正夫, 橋爪正樹, 石井寛文, 月本功, 一宮正博, 四柳浩之, 為貞建臣 :
低電源電圧CMOS TQFP ICの交流電界印加時の電流テストによるピン浮き検出,
電気関係学会四国支部連合大会講演論文集, 110, 2004年9月. 月本功, 高木正夫, 橋爪正樹, 四柳浩之, 為貞建臣 :
TTL IC内の論理値テストによる未検出断線故障に対する電流テストの検査入力生成,
電気関係学会四国支部連合大会講演論文集, 109, 2004年9月. 川尻誠, 橋爪正樹, 四柳浩之, 為貞建臣 :
CCDの故障モデル導出のためのSpiceモデルの開発,
電気関係学会四国支部連合大会講演論文集, 108, 2004年9月. 四柳浩之, 橋爪正樹, 為貞建臣 :
回路構造を基にするスキャンツリー構成法,
電気関係学会四国支部連合大会講演論文集, 156, 2003年10月. 佐野広和, 四柳浩之, 橋爪正樹, 為貞建臣 :
構造分割による状態集合を用いた順序回路のテスト生成,
電気関係学会四国支部連合大会講演論文集, 155, 2003年10月. 江崎大輔, 橋爪正樹, 四柳浩之, 為貞建臣 :
ダイナミックCMOS論理回路のゲートの負荷容量の電荷回収可能な時変電源回路,
電気関係学会四国支部連合大会講演論文集, 139, 2003年10月. 海下建治, 橋爪正樹, 四柳浩之, 為貞建臣 :
低消費電力ダイナミックCMOS論理回路,
電気関係学会四国支部連合大会講演論文集, 138, 2003年10月. 秋田哲男, 橋爪正樹, 四柳浩之, 為貞建臣, 下谷光生 :
IDDTによるCMOS IC 内断線故障検査回路,
電気関係学会四国支部連合大会講演論文集, 137, 2003年10月. 橋爪正樹, 四柳浩之, 為貞建臣, 多田哲生, 小山健, 宮川泰寛, 田中聖二, 茅原敏広 :
ボイラ制御用遮断弁回路の動作時のフェールセーフ性の評価,
電気関係学会四国支部連合大会講演論文集, 136, 2003年10月. 高木正夫, 月本功, 橋爪正樹, 一宮正博, 四柳浩之, 為貞建臣 :
交流電界印加時の電源電流によるCMOS TQFP ICのピン浮き検出,
電気関係学会四国支部連合大会講演論文集, 134, 2003年10月. 米田大介, 橋爪正樹, 多田哲生, 小山健, 四柳浩之, 為貞建臣 :
ウェーブレット変換を用いたIDDQテストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 133, 2003年10月. 月本功, 橋爪正樹, 四柳浩之, 高木正夫, 為貞建臣 :
TTL IC内故障に対する電流テストの現実的故障検出率,
電気関係学会四国支部連合大会講演論文集, 132, 2003年10月. 川尻誠, 橋爪正樹, 四柳浩之, 為貞建臣 :
AGC回路の電流テストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 131, 2003年10月. 松田悟志, 四柳浩之, 橋爪正樹, 為貞建臣 :
ブリッジ故障検出のための発振周波数予測対象故障について,
電気関係学会四国支部連合大会講演論文集, 130, 2003年10月. 四柳浩之, 橋爪正樹, 為貞建臣 :
強到達不能状態を用いる無効状態探索法,
電気関係学会四国支部連合大会講演論文集, 149, 2002年10月. 庄司祥英, 四柳浩之, 橋爪正樹, 為貞建臣 :
電流テスト時間短縮のための検査入力系列生成法の改良,
電気関係学会四国支部連合大会講演論文集, 148, 2002年10月. 佐野広和, 四柳浩之, 橋爪正樹, 為貞建臣 :
縮退故障の検出回数に着目した組合せ回路のテストベクトル数の削減,
電気関係学会四国支部連合大会講演論文集, 147, 2002年10月. 岩切泰介, 四柳浩之, 橋爪正樹, 一宮正博, 為貞建臣 :
電流テストによるCMOS ICの断線故障検出法におけるテスト集合圧縮,
電気関係学会四国支部連合大会講演論文集, 146, 2002年10月. 米田大介, 橋爪正樹, 小山健, 四柳浩之, 為貞建臣 :
IDDQテストのためのウェーブレット変換によるノイズ除去,
電気関係学会四国支部連合大会講演論文集, 143, 2002年10月. 竹田哲平, 橋爪正樹, 四柳浩之, 為貞建臣 :
検査入力印加間隔可変によるIDDQテスト時間短縮の可能性評価,
電気関係学会四国支部連合大会講演論文集, 142, 2002年10月. 南隆夫, 橋爪正樹, 田坂英司, 一宮正博, 四柳浩之, 為貞建臣, 茅原敏広 :
ICピン浮きのパワー·オフ·テスト法,
電気関係学会四国支部連合大会講演論文集, 141, 2002年10月. 前田直樹, 一宮正博, 橋爪正樹, 四柳浩之, 為貞建臣 :
BGA ICの交流磁界印加時の電流テストによるピン浮きの検出可能性,
電気関係学会四国支部連合大会講演論文集, 140, 2002年10月. 高木正夫, 月本功, 橋爪正樹, 一宮正博, 四柳浩之, 為貞建臣 :
交流電界印加時の電源電流によるCMOS PLCC ICのピン浮き検出,
電気関係学会四国支部連合大会講演論文集, 139, 2002年10月. 月本功, 橋爪正樹, 虫明由起子, 四柳浩之, 高木正夫, 為貞建臣 :
TTL組合せ論理回路の論理値テストによる未検出断線故障に対する電流テストの有効性,
電気関係学会四国支部連合大会講演論文集, 138, 2002年10月. 大西貴博, 四柳浩之, 橋爪正樹, 為貞建臣 :
IDDQテスト用検査入力系列評価に用いる論理シミュレータの開発,
電気関係学会四国支部連合大会講演論文集, 151, 2001年9月. 岩切泰介, 四柳浩之, 橋爪正樹, 一宮正博, 為貞建臣 :
電流テストによるCMOS ICの断線故障検出法における縮退故障の検査入力と乱数パターンの評価,
電気関係学会四国支部連合大会講演論文集, 150, 2001年9月. 秦伸介, 四柳浩之, 橋爪正樹, 為貞建臣 :
複数の到達不能状態を考慮する順序回路の冗長除去法,
電気関係学会四国支部連合大会講演論文集, 145, 2001年9月. 四柳浩之, 橋爪正樹, 為貞建臣 :
探索空間省略による到達不能状態探索法の効率化,
電気関係学会四国支部連合大会講演論文集, 144, 2001年9月. 橋爪正樹, 佐藤匡司, 四柳浩之, 一宮正博, 為貞建臣 :
ADCL回路の高速動作用電源回路による回路動作時の消費電力,
電気関係学会四国支部連合大会講演論文集, 143, 2001年9月. 竹田哲平, 橋爪正樹, 一宮正博, 四柳浩之, 三浦幸也, 樹下行三 :
ゲートの負荷容量の高速充電によるIDDQテストの高速化,
電気関係学会四国支部連合大会講演論文集, 142, 2001年9月. 辻章公, 橋爪正樹, 一宮正博, 四柳浩之, 為貞建臣 :
交流電界印加によるICピン浮きの検出実験,
電気関係学会四国支部連合大会講演論文集, 141, 2001年9月. 虫明由起子, 橋爪正樹, 四柳浩之, 為貞建臣 :
TTL組合せ回路の断線故障に対する電流テスト法の故障検出能力,
電気関係学会四国支部連合大会講演論文集, No.10-10, 150, 2000年10月. 辻章公, 一宮正博, 橋爪正樹, 四柳浩之, 為貞建臣 :
交流電界印加時の電流テストによるICピン浮き検出法,
電気関係学会四国支部連合大会講演論文集, No.10-9, 149, 2000年10月. 松尾智成, 橋爪正樹, 四柳浩之, 為貞建臣, 田坂英司, 茅原敏広 :
ボイラ制御用マイクロコンピュータの短絡故障シミュレータの開発,
電気関係学会四国支部連合大会講演論文集, No.10-8, 148, 2000年10月. 四柳浩之, 橋爪正樹, 為貞建臣 :
状態遷移表への遷移追加と冗長除去によるテスト容易化,
電気関係学会四国支部連合大会講演論文集, No.10-7, 147, 2000年10月. 大西貴博, 四柳浩之, 橋爪正樹, 為貞建臣 :
伝搬遅延時間の短い検査入力系列によるI_DDQテストの高速化,
電気関係学会四国支部連合大会講演論文集, No.10-6, 146, 2000年10月. 橋爪正樹, 一宮正博, 四柳浩之, 為貞建臣 :
交流電界印加時の電源電流によるCMOS IC内断線故障検出法,
電気関係学会四国支部連合大会講演論文集, No.10-5, 145, 2000年10月. 山本聡, 橋爪正樹, 四柳浩之, 為貞建臣 :
フィードバックブリッジ故障の発振周波数予測法,
電気関係学会四国支部連合大会講演論文集, No.9-5, 133, 2000年10月. 星加浩志, 橋爪正樹, 四柳浩之, 為貞建臣 :
スタティック型CMOS PLAの電流テスト容易化設計法の改良,
電気関係学会四国支部連合大会講演論文集, No.9-4, 132, 2000年10月. 杉本耕一, 橋爪正樹, 四柳浩之, 為貞建臣 :
CMOS論理回路の高速電流テスト用検査回路,
電気関係学会四国支部連合大会講演論文集, No.9-3, 131, 2000年10月. 佐藤匡司, 橋爪正樹, 四柳浩之, 一宮正博, 為貞建臣 :
ADCL回路駆動用矩形波電源回路,
電気関係学会四国支部連合大会講演論文集, No.9-2, 130, 2000年10月.

研究会・報告書

南柊哉, 四柳浩之, 橋爪正樹 :
自己観測型 TDC 組込みバウンダリスキャンを用いた半断線故障検査,
第89回FTC研究会資料, 2024年7月. 本間琉偉, 四柳浩之, 橋爪正樹 :
TDC 組込み型バウンダリスキャンによる遅延測定の補正法,
第89回FTC研究会資料, 2024年7月. 細見駿太, 四柳浩之, 橋爪正樹 :
電圧 - 遅延セルを用いる積層型イメージセンサの電気的断線検出回路の設計について,
第86回FTC研究会資料, 2023年1月. 原宏輔, 四柳浩之, 橋爪正樹 :
電荷注入量に基づく電気検査法におけるスキャン回路を考慮する検査入力制御,
第84回FTC研究会資料, 2022年1月. 中西遼太郎, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
機械学習の異常検知による半断線故障判別法における隣接線信号遷移パターンの評価について,
第81回FTC研究会資料, 2019年7月. 谷口公貴, 四柳浩之, 橋爪正樹 :
自動生成パターンの微小遅延故障検査用回路への適用性検討,
電子情報通信学会技術研究報告, Vol.118, No.335, 131-136, 2018年12月.

(要約): 集積回路の高集積化に伴い，回路内において微小遅延故障が顕在化している．微小遅延故障の検査手法として，TDC(Time-to-Digital Converter)機構を用いる遅延故障のサイズを測定する手法が挙げられる．しかし，大規模な回路の検査に用いられるテストパターンを自動生成する際には，遅延故障のサイズは考慮されていない．本論文ではATPGツールにより生成したパターンを適用した際に測定できる遅延故障のサイズをシミュレーションによって調査し，TDC機構を用いた回路による複数経路検査の可能性について評価を行う．
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520009408094422016

(CiNii: 1520009408094422016) 西川拓人, 四柳浩之, 橋爪正樹 :
隣接線の信号遷移タイミングがパス遅延比較による半断線故障検査に与える影響について,
DAシンポジウム2018, 154-159, 2018年8月.

(要約): 集積回路の微細化により信号線の一部が欠損する半断線故障が増加している.また，故障線と隣接線との線間容量によるクロストークの影響は欠損部で大きくなり，隣接線への印加信号に依存して，故障線の信号遷移に微小変動をもたらす.そこで，隣接線に H/L 固定信号と逆相遷移信号のパターンペアを印加した際の各パスの伝搬遅延時間の順位比較による半断線故障検査法が提案され，研究が行われている.しかし，遅延変動の大きさは，故障線と隣接線の信号遷移タイミングに依存するため，生成したパターンで必ず故障が検出できるとは限らない.本稿ではパス遅延比較による半断線故障検査を想定した回路を設計し，試作 IC に実装した.設計した回路レイアウトを対象にして隣接線の信号遷移タイミングが本検査に与える影響についての調査を行う.

佐藤聡観, 四柳浩之, 橋爪正樹 :
遅延故障検査容易化設計を用いた複数経路同時検査時のATPG パターンの有効性について,
第79回FTC研究会資料, 2018年7月. 片山知拓, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
回路の製造ばらつきを考慮するパス順位比較を用いる半断線故障検査法の評価,
第78回FTC研究会資料, 2018年1月. 柴田駿介, 四柳浩之, 橋爪正樹 :
隣接線の信号遷移を用いる半断線故障判別法の配線長・温度依存性の検討,
第78回FTC研究会資料, 2018年1月. 新開颯馬, 四柳浩之, 橋爪正樹 :
TDC 組込み型スキャン設計の遅延付加部の遅延検出能力評価,
第78回FTC研究会資料, 2018年1月. 谷口公貴, 四柳浩之, 橋爪正樹 :
試作した遅延故障検査容易化回路による 2 経路同時検査について,
第64回機能集積情報システム研究会, 2017年10月. 柴田駿介, 四柳浩之, 橋爪正樹 :
3 次元実装 IC におけるマイクロバンプ欠損時の遅延解析,
第64回機能集積情報システム研究会, 2017年10月. 新開颯馬, 四柳浩之, 橋爪正樹 :
遅延故障検査容易化設計のための遅延付加ゲートの設計,
第64回機能集積情報システム研究会, 2017年10月. 二関森人, 細川利典, 吉村正義, 山崎紘史, 新井雅之, 四柳浩之, 橋爪正樹 :
フリップフロップ組合せの状態正当化による到達不能状態を用いた順序回路のテスト不能故障判定法,
DAシンポジウム2017, 186-191, 2017年9月. 河塚信吾, 四柳浩之, 橋爪正樹 :
TDC組込み型スキャンFFの微小遅延故障検出能力評価,
DAシンポジウム2017, 21-26, 2017年8月. 河口巧, 四柳浩之, 橋爪正樹 :
TSV検査のためのTDC組込み型バウンダリスキャン制御回路の設計,
DAシンポジウム2017, 15-20, 2017年8月. Satoshi Hirai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On design for reducing delay variation in design-for-testability circuit for delay fault,
2017 Taiwan and Japan Conference on Circuits and Systems, Aug. 2017. 錦織誠, 山崎紘史, 細川利典, 吉村正義, 新井雅之, 四柳浩之, 橋爪正樹 :
抵抗性オープン故障のテスト生成法の評価,
第76回FTC研究会資料, 2017年1月. Zheng-Hong Cai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Modified PRPG for Test Pattern Generation using BAST structure,
2016 Taiwan and Japan Conference on Circuits and Systems, Aug. 2016. 河口巧, 四柳浩之, 橋爪正樹 :
TDC 組込み型バウンダリスキャンを用いた複数 TSV の検査用信号の印加と観測について,
第75回FTC研究会資料, 2016年7月. 小濱佑哉, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
半断線故障検査時の遷移タイミングを考慮する信号割当隣接線候補の削減について,
第75回FTC研究会資料, 2016年7月. Kosuke Nanbara, Shoichi Umezu, Hiroyuki Yotsuyanagi, Masaki Hashizume and Shyue-Kung Lu :
Threshold Value Estimation Method for Electrical Interconnect Tests of 3D ICs,
IEEE CASS Shikoku and Malaysia Chapters Joint Seminar, Oct. 2015. 伊勢幸太郎, 山下淳, 四柳浩之, 橋爪正樹, 樋上喜信, 高橋寛 :
隣接線の信号遷移を用いる半断線故障による遅延変動の識別可能性について,
第72回FTC研究会資料, 2015年1月. 臼井基記, 四柳浩之, 橋爪正樹 :
PRPGのフィードバック制御を用いるBASTコード生成手法,
第72回FTC研究会資料, 2015年1月. 櫻井浩希, 四柳浩之, 橋爪正樹 :
TDC組込み型バウンダリスキャン回路による実測実験評価,
第70回FTC研究会資料, 2014年1月. 藤原明大, 四柳浩之, 橋爪正樹 :
隣接TSVの影響を考慮するTSV故障検査用リングオシレータ構成について,
第70回FTC研究会資料, 2014年1月. 二宮孝暢, 槇本浩之, 四柳浩之, 橋爪正樹 :
TDCを組み込んだバウンダリスキャンを用いる複数パスの遅延検査について,
第67回FTC研究会資料, 2012年7月. 槇本浩之, 四柳浩之, 橋爪正樹 :
遅延検出回路を用いる遅延故障検出用テスト容易化設計について,
第65回FTC研究会資料, 2011年7月. 山崎浩二, 堤利幸, 高橋寛, 樋上喜信, 相京隆, 四柳浩之, 橋爪正樹, 高松雄三 :
しきい値関数を利用したファンナウト中のオープン故障の診断法,
第63回FTC研究会資料, 2010年7月. 合田賢司, 四柳浩之, 橋爪正樹 :
ビアオープン故障の発生箇所と隣接線の影響を考慮する検出可能性調査,
第63回FTC研究会資料, 2010年7月. 加藤健二, 四柳浩之, 橋爪正樹 :
IC間配線に流す電流による電気的配線検査法,
第62回FTC研究会資料, 2010年1月. 小山田裕矢, 四柳浩之, 橋爪正樹 :
隣接信号線間のフィードバックを考慮する断線故障の影響調査,
第58回FTC研究会資料, 2008年1月. 東條充, 一宮正博, 四柳浩之, 橋爪正樹 :
交流電界印加時の電流テストによる試作ICの断線故障検出,
第57回FTC研究会資料, 2007年7月. 中西雅人, 四柳浩之, 橋爪正樹, 三浦幸也 :
BICセンサを用いた製造ばらつき耐力を持つIDDQテスト法,
第55回FTC研究会資料, 2006年7月. 西本誠一, 橋爪正樹, 四柳浩之, 為貞建臣 :
マイクロコンピュータ回路のバス故障の実時間テスト法,
第54回FTC研究会資料, 2006年1月. 飯原健司, 四柳浩之, 橋爪正樹, 為貞建臣 :
回路構造に基づく複数コアのスキャンツリー構成,
第54回FTC研究会資料, 2006年1月. 永島友彦, 四柳浩之, 橋爪正樹, 為貞建臣 :
初期状態を考慮する部分スキャンシフトを用いたテスト生成について,
第52回FTC研究会資料, 2005年1月. 藤本佳照, 四柳浩之, 橋爪正樹, 為貞建臣 :
レイアウト情報を用いた故障候補エリアの抽出,
電子情報通信学会技術研究報告, Vol.104, No.478, 79-84, 2004年12月.

(要約): 本論文では,CADによるレイアウト情報を用いた故障候補エリアの抽出について述べる.集積度の高い回路においては,ブリッジ故障が2線間のみならず複数信号線に影響をもたらす可能性がある.本研究では,2信号線間のブリッジ故障と3信号線間のブリッジ故障を仮定し,その故障候補エリアの抽出法を提案する.本手法では,信号線間の距離が,ある一定間隔内である信号線の組をブリッジ故障候補とし,その間隔内に存在する3つの信号線の組を複数信号線間ブリッジ故障候補として抽出する.CADツールより得られるレイアウト情報から,2信号線間および,3信号線間のブリッジ故障候補エリアの抽出を行う手法について提案し,ベンチマーク回路に対するブリッジ故障候補エリア抽出実験から得られた故障候補エリア数とゲートレベルにて仮定される2線間のブリッジ故障数との比較結果を示す.
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520009408554202240

(CiNii: 1520009408554202240) 村上潤吏, 四柳浩之, 口井敏匡, 西川茂樹, 橋爪正樹, 樹下行三 :
回路構造を基にするテストパターン非依存のスキャンツリー構成法,
第51回FTC研究会資料, 2004年7月. 米田大介, 橋爪正樹, 四柳浩之, 多田哲生, 小山健, 為貞建臣 :
ウェーブレット変換を用いるIDDQテスト法,
第50回FTC研究会資料, 2004年1月. 佐野広和, 四柳浩之, 橋爪正樹, 為貞建臣 :
状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成,
電子情報通信学会技術研究報告, No.DC2003-34, 1-6, 2003年11月.

(要約): 本論文では,状態集合分割を用いた論理シミュレーションによるテスト生成について述べる.本研究で行うテスト生成では,複数の候補ベクトルを作成し,未到達状態へ遷移可能なベクトルをテストベクトルとして採用する.故障検出に有効な状態遷移を得るために,フリップフロップを複数の集合に分割し,重み付けによる状態変化の優先度の設定を行う.状態集合の分割法として,フリップフロップの論理値の制御容易性に基づく分割法と,未検出故障への影響の大きいフリップフロップを回路構造から求め集合分割を行う手法の2つを用いる.本研究では各未検出故障の励起,伝搬に必要なフリップフロップを考慮した集合分割を用いることで,未検出故障の検出に必要な状態遷移を優先する.提案する集合分割法をテスト生成に適用した結果により,集合分割法の有効性について示す.
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520009409437334144

(CiNii: 1520009409437334144) 秋田哲男, 橋爪正樹, 四柳浩之, 為貞建臣 :
CMOS ICの断線故障検出用電流センサ回路,
第49回FTC研究会資料, 2003年7月. 橋爪正樹, 一宮正博, 四柳浩之, 為貞建臣 :
電流テストによるICピン浮き検出のための外部交流電界印加法,
第48回FTC研究会資料, 2003年1月. 猪尾信之, 橋爪正樹, 四柳浩之, 為貞建臣 :
発振を生じるフィードバックブリッジ故障検出のための発振周波数予測法,
第47回FTC研究会資料, 2002年7月. 大西貴博, 四柳浩之, 橋爪正樹, 為貞建臣 :
検査入力系列並び換えによるIDDQテスト時間の短縮化,
第46回FTC研究会資料, 2002年1月. 辻章公, 橋爪正樹, 一宮正博, 四柳浩之, 為貞建臣 :
電流テストによるICピン浮き検出のための外部交流電界印加法,
第45回FTC研究会資料, 2001年7月. 四柳浩之, 橋爪正樹, 為貞建臣, 一宮正博 :
外部交流電界印加によるCMOS ICのオープン故障検出法と検査入力生成について,
第44回FTC研究会資料, 2001年1月. Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Adding Transitions of Undefined States to State Transition Tables for Testability Enhancement,
Workshop on RTL ATPG & DFT (WRTLT00), Sep. 2000.

(要約): 本論文では，状態遷移表の未定義状態への遷移追加により検査容易性を向上する手法を提案する．提案手法では，論理合成後のゲートレベル回路に存在する未定義状態を考慮し，未定義状態への遷移を追加する．MCNSベンチマーク回路への実験結果も報告する．

橋爪正樹, 佐藤匡司, 四柳浩之, 為貞建臣 :
断熱的ダイナミックCMOS論理回路用電源回路,
電子情報通信学会技術研究報告, No.FTS99-6, 1-6, 1999年4月.

(要約): 本論文では，断熱的ダイナミックCMOS論理回路用の電源回路を提案している．断熱的ダイナミックCMOS回路では従来のCMOS論理回路の場合のような一定電圧でなく, 正弦波や三角波のような時変電圧を発生する電源を必要とする．断熱的ダイナミックCMOS回路の動作速度はその電源波形の周波数で決まることから, 高速に電源電圧を変化させ, かつ寄生容量に蓄積されたエネルギーを急速に回収できる電源が必要である．本論文ではそれが可能な電源回路を提案し, 断熱的ダイナミックCMOSインバータ回路を駆動し, その消費電力を回路シミュレーションにより調査している．その結果は, ADCL回路を本電源回路で駆動することにより, 従来のCMOS回路に比べ大幅な低消費電力化が実現できることを示している．
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1520009410310609536

(CiNii: 1520009410310609536) 四柳浩之, 橋爪正樹, 為貞建臣, 樹下行三 :
到達不能状態に基づく順序回路の冗長信号線の同時除去法,
電子情報通信学会技術研究報告, No.FTS98-124, 9-16, 1999年2月.

(要約): 本論文では, いかなる状態からの遷移も存在しない強到達不能状態に着目した冗長除去法を提案する. 強到達不能状態における出力と状態遷移だけが正常回路と異なる縮退故障は検出不能故障であり, 故障回路においてもその状態が強到達不能状態であるならば, 対応する信号線は冗長信号線である. 本研究では, 強到達不能状態から得られた検出不能故障は, その一部に冗長除去を行った後の回路においても検出不能となることを示し, 同時除去可能な冗長信号線について考察する. ベンチマーク回路に対する実験結果により, 同時除去可能な冗長信号線があることを示す.
(文献検索サイトへのリンク): ● CiNii @ 国立情報学研究所 (CRID): 1571698602307652224

(CiNii: 1571698602307652224)

特許: 矢崎徹, 植松裕, 池田康浩, 橋爪正樹, 四柳浩之, 伊喜利勇貴 : 半導体装置，及び半導体集積回路, 特願2017-107547 (2017年5月), 特開2018-206829 (2018年12月), 特許第2017-107547号 (2018年12月). 橋爪正樹, 一宮正博, 四柳浩之 : 電子回路の断線故障検査法とその検査容易化回路, 特願2006-309430 (2006年11月), 特開2008-122338 (2008年5月), . 口井敏匡, 四柳浩之 : 半導体集積回路，スキャン回路設計方法，テストパターン生成方法，および，スキャンテスト方法, 特願2004-225962 (2004年8月), 特開2006-047013 (2006年2月), . 橋爪正樹, 四柳浩之, 為貞建臣, 茅原敏広, 田坂英司 : ディジタル電子計算機回路の故障検査方法, 特願009177 (1999年1月), .
作品: 研究者総覧に該当データはありませんでした。
補助金・競争的資金: ダイ間配線の出荷後電気検査をも可能にする組込み型検査回路に関する研究 (研究課題/領域番号: 23K11039 )
積層チップ間の故障テスト用信号生成・供給回路設計手法の開発 (研究課題/領域番号: 18K11218 )
ＩＣチップの入出力信号線の弛張発振回路を用いた破断予兆検出法に関する研究 (研究課題/領域番号: 17H01715 )
3次元積層チップ間接続の異常遅延検出のための検査容易化回路設計手法の開発 (研究課題/領域番号: 15K00079 )
プリシリコンテストとポストシリコンテストを併用したタイミング不良診断法の開発 (研究課題/領域番号: 25330063 )
遅延付加・検出回路を組み込んだ遅延故障検査容易化回路の設計と評価 (研究課題/領域番号: 24500067 )
研究者番号（90304550）による検索

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2024年11月22日更新

専門分野・研究分野: 計算機工学 (Computer Engineering)
所属学会・所属協会: 電子情報通信学会
IEEE
社団法人エレクトロニクス実装学会
委員歴・役員歴: 電子情報通信学会 (四国支部会計幹事 [2001年4月〜2003年3月], 四国支部学生会顧問 [2006年4月〜2014年4月], 四国支部庶務幹事 [2017年4月〜2019年4月], ディペンダブルコンピューティング研究会研究専門委員 [2023年4月〜])
IEEE (Circuits and Systems Society Shikoku Chapter Vice-chair [2023年1月〜2024年12月])
社団法人エレクトロニクス実装学会 (バウンダリスキャン研究会委員 [2018年4月〜], 検査技術委員会委員 [2018年4月〜])
受賞: 2006年3月, THE TEACHER OF THE YEAR (工学部)
2009年3月, THE TEACHER OF THE YEAR (工学部)
2011年6月, Best Paper Award (International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC))
2012年8月, 第153回システムLSI設計技術研究会優秀発表学生賞 (社団法人情報処理学会システムLSI設計技術研究会)
2013年3月, 第31回エレクトロニクス実装学会春季講演大会研究奨励賞 (社団法人エレクトロニクス実装学会)
2014年11月, Young Researcher Award (IEEE CPMT Symposium Japan 2014)
2016年11月, 第3回研究会若手優秀講演賞 (電子情報通信学会ディペンダブルコンピューティング研究専門委員会)
2017年8月, システムLSI設計技術研究会2016年度優秀発表学生賞 (情報処理学会 SLDM研究会)
2018年3月, 第31回エレクトロニクス実装学会春季講演大会 (社団法人エレクトロニクス実装学会)
2018年10月, Best Paper Award (The 26th IEEE Asian Test Symposium)
2018年12月, 第5回研究会若手優秀講演賞 (電子情報通信学会ディペンダブルコンピューティング研究専門委員会)
2019年6月, Best Paper Award (International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC))
2021年4月, 教養教育賞 (徳島大学)
2022年2月, IEEE CASS Shikoku Chapter Best Paper Award (IEEE CASS Shikoku Chapter)
2022年6月, 2022アカデミックプラザ賞 (社団法人エレクトロニクス実装学会)
2023年11月, 第10回研究会最優秀講演賞 (電子情報通信学会ディペンダブルコンピューティング研究専門委員会)
2024年3月, THE TEACHER OF THE YEAR (理工学部)
2024年6月, 2024アカデミックプラザ賞 (社団法人エレクトロニクス実装学会)
活動: 徳島電気技術協会 (会計幹事 [2004年4月〜2006年3月])

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2024年11月17日更新

2024年11月16日更新

Ｊグローバル

Jグローバル最終確認日: 2024/11/16 01:29
氏名（漢字）: 四柳浩之
氏名（フリガナ）: ヨツヤナギヒロユキ
氏名（英字）: Yotsuyanagi Hiroyuki
所属機関: 徳島大学准教授
徳島大学准教授

リサーチマップ

researchmap最終確認日: 2024/11/17 03:04
氏名（漢字）: 四柳浩之
氏名（フリガナ）: ヨツヤナギヒロユキ
氏名（英字）: Yotsuyanagi Hiroyuki
プロフィール: リサーチマップAPIで取得できませんでした。
登録日時: 2010/7/21 00:00
更新日時: 2024/9/23 11:53
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没年月日: リサーチマップAPIで取得できませんでした。
所属ID: 0344000000
所属: 徳島大学
部署: 大学院社会産業理工学研究部
職名: 准教授
学位: 博士(工学)
学位授与機関: 大阪大学
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科研費研究者番号: リサーチマップAPIで取得できませんでした。
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経歴
受賞
Misc
論文
講演・口頭発表等: リサーチマップAPIで取得できませんでした。
書籍等出版物
研究キーワード
研究分野
所属学協会
担当経験のある科目
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Works: リサーチマップAPIで取得できませんでした。
特許
学歴
委員歴: リサーチマップAPIで取得できませんでした。
社会貢献活動: リサーチマップAPIで取得できませんでした。

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2024年11月16日更新

研究者番号: 90304550

所属（現在）: 2024/4/1 : 徳島大学, 大学院社会産業理工学研究部(理工学域), 准教授

所属（過去の研究課題 情報に基づく）*注記: 2023/4/1 : 徳島大学, 大学院社会産業理工学研究部(理工学域), 准教授
2017/4/1 – 2021/4/1 : 徳島大学, 大学院社会産業理工学研究部(理工学域), 准教授
2016/4/1 : 徳島大学, 大学院理工学研究部, 准教授
2012/4/1 – 2015/4/1 : 徳島大学, ソシオテクノサイエンス研究部, 准教授

審査区分/研究分野

研究代表者

総合・新領域系 / 総合領域 / 情報学 / 計算機システム・ネットワーク
総合系 / 情報学 / 計算基盤 / 計算機システム
小区分60040:計算機システム関連

研究代表者以外

総合系 / 情報学 / 計算基盤 / 計算機システム
小区分60040:計算機システム関連

キーワード

研究代表者

VLSIの検査技術 / 検査容易化設計 / 遅延故障 / テスト生成 / VLSI / ディペンダブル・コンピューティング / LSIテスト / ＶＬＳＩの検査技術 / ３次元積層チップ / ３次元積層IC / ディペンダブルコンピューティング / VLSIのテスト技術 / VLSIの検査容易化設計 / 故障検出

研究代表者以外

ディペンダブルコンピューティング / 故障検査 / 故障診断 / オープン故障 / タイミング不良 / テスト / 診断 / オンチップセンサー / 抵抗性オープン故障 / ポストシリコンテスト / プリシリコンテスト / 故障診断法 / 診断用テスト / 遅延故障 / 組込み自己テスト / 組込み自己診断 / 電気検査法 / 断線 / 電流テスト / ３次元積層IC / アセンブリ基板 / インターコネクトテスト / 実装基板回路 / 欠陥検出法 / 電気的検査法 / 計算機システム / ディペンダブル・コンピューティング / 電子デバイス・機器 / 予兆検出 / 抵抗断線 / 破断検出 / 組込型検査回路 / ダイ間配線 / 電気検査 / フィールドテスト / テスト容易化設計

研究課題研究成果共同研究者

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