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積層チップ間の故障テスト用信号生成・供給回路設計手法の開発

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研究課題番号 KAKENHI-PROJECT-18K11218
研究種目 基盤研究(C)
研究分野
研究機関 徳島大学
代表研究者 四柳 浩之
研究期間 開始年月日 2018/4/1
研究期間 終了年度 2020
研究ステータス 完了 (2020/4/1)
配分額(合計) 4,550,000 (直接経費 :3,500,000、間接経費 :1,050,000)
配分額(履歴) 2020年度:1,560,000 (直接経費 :1,200,000、間接経費 :360,000)
2019年度:1,560,000 (直接経費 :1,200,000、間接経費 :360,000)
2018年度:1,430,000 (直接経費 :1,100,000、間接経費 :330,000)
キーワード VLSIの検査技術
検査容易化設計
3次元積層IC
遅延故障
LSIテスト
ディペンダブル・コンピューティング
ディペンダブルコンピューティング
VLSIのテスト技術
VLSIの検査容易化設計
故障検出

研究成果

[学会発表] TDC組込み型バウンダリスキャンの観測セル部分選択による検査時間削減について

有元 康滋, 牧野 紘史, 四柳 浩之, 橋爪 正樹 2021

[学会発表] 微小遅延故障検査容易化設計用テストクロック制御回路の検討

福田 康介, 四柳 浩之, 橋爪 正樹 2021

[学会発表] TDC 組込み型バウンダリスキャンを用いる信号遅延監視システムの検討

知野 遥香,菊池 愁也,四柳 浩之,橋爪 正樹 2020

[学会発表] 遅延故障検査容易化設計の同時観測経路の選択によるテスト時間短縮

長田 奏美, 四柳 浩之, 橋爪 正樹 2020

[学会発表] 3D IC における遅延故障検査容易化設計用のクロック制御回路について

福田 康介, 四柳 浩之, 橋爪 正樹 2020

[学会発表] 遅延故障検査容易化設計を用いる検査対象経路の選択手法

長田 奏美, 四柳 浩之, 橋爪 正樹 2020

[学会発表] Test Time Reduction of Small Delay Testing for Scan Design with Embedded TDC

Kanami Nagata, Hiroyuki Yotsuyanagi, Masaki Hashizume 2020

[学会発表] 3D ICの検査容易化設計における遅延故障検査用ダイ選択回路の開発

牧野 紘史, 四柳 浩之, 橋爪 正樹 2020

[雑誌論文] バウンダリスキャン研究の最前線

バウンダリスキャン研究会, 四柳浩之 2020

[学会発表] TDC組込型バウンダリスキャン設計を用いる微小遅延故障検査における遅延ばらつき影響調査

菊池 愁也, 新開 颯馬, 四柳 浩之, 橋爪 正樹 2019

[学会発表] 微小遅延故障検査への PLL 回路の適用についての一考察

大塚 諒哉, 四柳 浩之, 橋爪 正樹, Chia-Yu Yao 2019

[学会発表] On Delay Elements in Boundary Scan Cells for Delay Testing of 3D IC Interconnection

Toshiaki Satoh, Hiroyuki Yotsuyanagi and Masaki Hashizume 2019

[学会発表] On Delay Measurement under Delay Variations in Boundary Scan Circuit with Embedded TDC

Shuya Kikuchi, Hiroyuki Yotsuyanagi and Masaki Hashizume 2019

[学会発表] 検査容易化設計手法を用いた複数検査対象経路の同時選択による検査時間の削減

長田 奏美, 四柳 浩之, 橋爪 正樹 2019

[学会発表] TDC 組込み型バウンダリスキャンにおけるバウンダリスキャンセルのスタンダードセル設計と評価

河野 潤平, 四柳 浩之, 橋爪 正樹 2019

[学会発表] 遅延故障検査容易化設計を用いた複数経路同時検査時のATPG パターンの有効性について

佐藤 聡観, 四柳 浩之, 橋爪 正樹 2018

[学会発表] On Design and Evaluation of a TDC Cell Embedded in the Boundary Scan Circuit for Delay Fault Testing of 3D ICs

Jumpei Kawano, Hiroyuki Yotsuyanagi and Masaki Hashizume 2018

[学会発表] Test Time Reduction on Testing Delay Faults in 3D ICs Using Boundary Scan Design

Satoshi Hirai, Hiroyuki Yotsuyanagi and Masaki Hashizume 2018

[雑誌論文] 自動生成パターンの微小遅延故障検査用回路への適用性検討

谷口 公貴, 四柳 浩之, 橋爪 正樹 2018

[雑誌論文] TDC 組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減

平井 智士, 四柳 浩之, 橋爪 正樹 2018